JPS62154032A

JPS62154032A - インストラクシヨンカツシユメモリ

Info

Publication number: JPS62154032A
Application number: JP61299815A
Authority: JP
Inventors: ジョン・ピー・ロースゲン; ジェームス・ウィルソン
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 1985-12-26
Filing date: 1986-12-16
Publication date: 1987-07-09
Also published as: EP0227319A3; EP0227319A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は、別設のプログラム用メモリ並びにデータ用メ
モリと共働して作動するデジタル式のデータ処理用プロ
セッサに関し、更にはデジタル信号処理に適したデジタ
ルデータプロセッサに関スる。

〔従来技術〕

デジタル信号処理は、通信・データ処理の分野において
いよいよ重要性を増しつつある計算処理の分野である。

デジタル信号処理は、初期においてはデジタル乗除算を
高速で演算する特別に設計された論理回路を用いて行な
われていた。しかしながら、超ＬＳＩ回路の製造技術が
確立されると、高速デジタル乗算器が算術論理演算装置
（ＡＬＵ）、プログラム逐次制御装置（プログラムシー
ケンサλ及び記憶装置（メモリ）と組合わされて、シリ
コンのワンチップ上に完全なデジタル信号処理装置が形
成されるようになった。

従来、デジタル信号処理装置は、そのメモＩＪ−の一部
若しくは総てを、処理回路を含んでいる同じＩＣチップ
上に備えていた。そのような従来の処理回路は、プログ
ラム並びにデータの格納に必要なメモリ容量が、斯かる
内部メモリの容量を超えることがないようなアプリケー
ションに用いる分には良好に作動する。斯かる従来の回
路における問題は、現在の半導体技術ではワンチップ上
に包含し得るメモリ容量が（処理能力を著し、く−犠牲
にするのでない限シ）余りも限られたものであること、
それに、内部メモリの容量を超過したときには、通常、
斯かる従来の処理回路は処理速度の甚だしい低下を生じ
ることである。

以上の如き能力の限界を考慮して、メモリをプロセッサ
チップの外部に置いた別形式の処理回路が開発された。

ただし、外部メモリをアクセスするに必要な時間は内部
メモリをアクセスするに必要な時間より長くかかるため
、このように構成された処理回路におけるメモリのアク
セスタイムを短縮するための種々のメモリ構成が利用さ
れてきた。外部メモリ式の構成を用いた装置の一例とし
ては、２つの別々のメモリを備え、その各々のメモリに
別個にアドレス発生回路を備えたものがある。斯かる装
置においては、一方のメモリが一連のプログラムインス
トラクションを格納するために用いられ、他方のメモリ
がデータを格納するために用いられる。各メモリには個
別にアドレス発生回路が備えられているため、同一のマ
シンサイクルの間に双方のメモリを共にアクセスするこ
とが可能であり、従ってデータワードと次回のインスト
ラクションワードとをメモリから取出すことが出来る。

これにより、この種の装置は、プログラムインストラク
ションとデータとの両方を１つのメモリに格納している
装置と比較して、処理速度がはるかに高速となっている
。

しかしながら、アプリケーションによっては、斯かる２
−メモリ式の装置によっても情報を十分な速さで処理し
得ない。より具体的には、多くの処理回路は１つの処理
動作のために２つのデータワードを入力する必要がある
。例えば、乗算と加算のいずれも２つの入力を必要とし
、それらは入力後に組合されて処理され、１つの出力を
発生する。従って、２−メモリ式の装置においては、２
番目のデータワードがデータメモリから取出される１回
のマシンサイクルの間、処理回路は処理を停止していな
ければならない（一方のメモリは各マシンサイクル毎に
処理のインストラクションを発生するために、専ら用い
られている）。

処理における斯かる遅延を避けるべく、各マシンサイク
ル毎に同時にアクセスすることのできる３つの外部メモ
リを備えた装置もこれまであった。

それらの装置においては、１回のマシンサイクルの間に
、２つのデータワードと次回のインストラクションとを
メモリから取出すことが可能であり、そのため３−メモ
リ式装置は極めて速い処理速度で作動し得るものである
。

３−外部メモリ式の装置における問題点は、３つの外部
メモリとプロセッサとを電気的に接続する必要があり（
各メモリ毎にアドレス用リード線とデータ用リード線と
が必要である）、その接線のためにはプロセッサを包含
するＩＣチップに多数のコネクタビンを設けなければな
らない（コネクタピンの数はしばしば１００本以上にも
なる）ことである。電気的な信頼性を確保するためには
、互いに絶縁されているコネクタピン間の間隔を最小許
容間隔以下にすることはできず、そのためプロセッサを
収容しているパッケージの物理的寸法はしばしば大きな
ものとなる。

〔発明の目的〕

本発明の目的は、従って、数多くのアプリケーションに
おいて３−外部メモリ式の装置と同等の速度で作動し得
るデジタル式信号処理装置を提供することにある。

本発明の更なる目的は、３−外部メモリ式装置と同等の
速度で作動し得ると共に、２−メモリ式装置に必要な程
度の本数のコネクタビンしか備えていないデジタル式信
号処理装置を提供することにある。

本発明の更なる目的は、外部メモリを効率的にアクセス
するようにデザインされたデジタル式信号処理装置を提
供することにある。

本発明の更なる目的は、高速の処理速度と高い処理能力
との双方を備えたデジタル式信号処理装置を提供するこ
とにある。

本発明の更なる目的は、２つの別々の外部メモリをアク
セス可能であシ、そのうちの一方のメモリにデータを格
納すると共に、他方のメモリにはプログラムインストラ
クションとデータとを共に格納するようにした、デジタ
ル式信号処理装置を提供することにある。

上記の諸口的の達成と前述の諸問題点の解決とは、本発
明を説明するための１つの具体例である、以下の構成の
実施例により、なされている。即ちこの実施例において
は、デジタルシグナルプロセッサに、インストラクショ
ンを格納するための小規模なカッシュメモリが組込まれ
、このメモリはプロセッサチップ上に置かれている。こ
のカッ７ユメモリは、現時点において処理ユニットで実
行中の、インストラクションの小さなサブセットを、格
納するものである。

実行時間が重要視される計算処理の多くは、プログラム
ルーズの中の総てのループ状インストラクションをカッ
シュメモリ中に格納できるようにしたプログラムループ
として、書くことができる。

斯かるプログラムループを最初に通過するときには、ル
ープ状インストラクションがカッシュメモリに格納され
ると共に、処理すべき２つのデータワードゝと次回のイ
ンストラクションとをメモリから取出すためには２回の
マシンサイクルを必要とする。しかしながら、このイン
ストラクションループを次回以降通過する際には、次の
インストラクションはカッシュメモリから取出すことが
でき、これによりアドレス発生回路はデータメモリとプ
ログラムメモリの両方からデータワードを取出すことが
できる。従ってそのようなルーピング状態におけるプロ
セッサの実行能力は、３−外部メモリ式の装置の実行能
力と同等である。

より詳しく説明するならば、カッシュメモリは少数のイ
ンストラクションワードを記憶保持する内部メモリであ
る。現在実行中のインストラクションが、プログラムメ
モリからのデータの転送を必要としまい場合には、プロ
グラムメモリから取出される次回のインストラクション
はインストラクションレジスタにロードされると同時に
自動的にカッシュメモリに書込まれる。一方、現在実行
中のインストラクションがプログラムメモリからのデー
タ転送を必要としている場合には、インストラクション
レジスタへは、プログラムメモリからのロードに代えて
カッシュメモリからのロードが行なわれる。

後者の場合、カッシュメモリからロードされたインスト
ラクションは有効でないことがあり、何故ならば、カッ
シュメモリの内容は、インストラクションがカッシュメ
モリに格納されている一連の連続インストラクションの
うちの１つである場合にのみ、使用可能だからである。

（従って、現在実行中のプログラムインストラクション
によって、カッシュメモリ内では入手不可能なアドレス
へのジャンプがなされた場合には、カッシュメモリ内の
全内容が必然的に無効となる）。カッシュメモリモニタ
回路が現在カッシュメモリ内に格納されている複数のイ
ンストラクションのインストラクションアドレスの範囲
を追跡して、インストラクションレジスタ内にｏ−トゝ
されているインストラクションが有効か否かの判定を行
なっている。

もし有効でない場合には、インストラクションレジスタ
がクリアされると共にプログラムメモリ用のアドレス発
生回路が停止して、プログラムメモリからの取出し動作
は次回のマシンサイクルにおいて同一のプログラムメモ
リアドレスを用いて実行され、斯くして次回に実行され
るべき真のインストラクションを得ることができる。

カッシュメモリモニタ回路は、カッシュメモリ内に格納
されている、現在実行中のインストラクションの後に実
行される連続したインストラクションの個数を保持する
と共に、同じくカッシュメモリ内に格納されている、現
在実行中のインストラクションの前に実行されている連
続したインストラクションの個数をも、別個に保持して
いる。

次回のインストラクションが現在カッシュメモリ内に格
納されている諸インストラクション中に含まれているこ
とを確認するためには、現在実行中のインストラクショ
ンのアドレスを次回のインストラクションのアドレスか
ら減じてオフセット数を導出する減算が行なわれる。適
切に減算を行なうと共にオフセット数を格納カウント値
情報に加算することにより、既にカッシュメモリ内に格
納されている複数のインストラクションの範囲内にこの
オフセットが位置するか否かを、前記モニタ回路が判定
する。

〔実施例〕

以下に図面を参照しつつ本発明の実施例について説明す
る。

本発明の一実施例であるデジタル信号処理装置の基本的
なブロックダイアダラムが第１図に示されている。プロ
セッサユニット１００はデジタル処理回路を含んで成シ
、このデジタル処理回路が実際のデータ処理を行なう。

デジタル処理回路は、例えば、加減算、論理演算、並び
にその他の一般的な種々のデータ処理を実行する算術論
理演算ユニッ）　（ＡＬＵ）を含んでなるものである。

プロセッサユニット１００は更に、高速デジタル乗算器
や、データのローテーション、スケ−リンク、ノーマラ
イゼーションを行なうデータシフタを含んでいても良い
。それらの計算処理ユニットは一般的な、当業者には公
知のユニットであシ、それ故ここではこれ以上詳しく説
明しない。

プロセッサ１００は複数のバスを介して２つの外部メモ
リ１０２と１１２、並びに周辺機器１１４と接続されて
いる。図中、各々のバスは１本のラインで表わされてい
るが、一般に行なわれている如く、それらのバスは複数
の導線（マルチワイヤ）から成るバスであり、１つのデ
ジタルワードの複数の論理ビットが斯かるバスによって
パラレルに、プロセッサ１００とそれに組合された外部
機器との間で転送される。

更に詳しくは、プロセッサ１００がそのプログラムメモ
リアドレス出力端子ＰＭＡから複数のアドレス信号を発
生し、それらの信号がバス１０４ヲ介シてプログラムメ
モリ１０２のアドレス入力端子に転送されることにより
、このプログラムメモリ１０２内に格納されているプロ
グラムインストラクションワードを、プロセッサ１００
が取出すことができる。これに加えて、本発明に拠れば
、データワードゝも同様にして、プロセッサ１００がバ
ス１０４を介してメモリ１０２にデータアトゝレスを送
出することにより、メモリ１０２からプロセッサ１００
に取出される。プログラムメモリ１０２とプロセッサ１
００の間を転送されるインストラクションワード並びに
データワードは、メモリ１０２のデータ出力端子とプロ
セッサ１００のプログラムメモリデータ端子（ＰＭＤ端
子）の間でバス１０６を介して転送される。

プロセッサ１００は更に、データメモリ１１２、並びに
ブロック１１４で模式的に図示されている周辺機器をも
アクセスすることができる。データメモリ１１２と周辺
機器１１４はアドレスバス１０８とデータバス１１０を
介してプロセッサ１００に接続されている。プロセッサ
１００はデータメモリ１１２をアクセスするために、そ
のデータメモリアドレス端子（ＤＭＡ端子）にマルチビ
ットのアドレス信号を発生し、このアドレス信号はバス
１１６を介してアト８Ｌｚ４バス１０８へト送出され、
更にアドレスバス１０８からバス１２０を介してデータ
メモリ１１２　　のアドレス端子へと転送される。メモ
リ１１２から取出され、またはメモリ１１２へと転送さ
れるデータは、バス１２２を介してメモリ１１２とデー
タバス１１０との間で転送が行なわれ、更にデ′−タバ
ス１１０からバス１１８を介してプロセッサ１００のデ
ータメモリデータ端子（ＤＭＤ端子）へと転送される。

同様にして、バス１０８上にあるアドレス情報をバス１
２４を介して周辺機器１１４のアドレス入力端子に与え
ることができる。また、周辺機器１１４からの返しデー
タをバス１２６，１１０．及び１１８を介してプロセッ
サ１００のＤＭＤポートに与えることができる。

既に述べた如く、プロセッサ１００は通常時には２−メ
モリ装置として作動している。従って各マシンサイクル
毎に、１つのデータワードがデータメモリ１１２へ転送
もしくはデータメモリから転送されて来ると共に、次回
のプログラムインストラクションがプログラムメモリ１
０２から取出される。

しかしながら、本発明に拠れば、前述の如くプログラム
メモリ１０２は更にデータの一部を格納するためにも用
いることができるようになっている。

メモリ１０２からデータワードを取出すかそれともイン
ストラクションデータを取出すかの判定は、プロセッサ
１００において現在実行中のインストラクションのオに
レーションコートゞによって決定すれる。

第２図は、プロセッサ１００における、データメモリと
プログラムメモリの双方のアドレス情報を発生するため
の回路の、模式的展開ブロックダイアダラムである。既
に述べた如く、フロセッサ１００は４つの端子（ＰＭＡ
端子、ＰＭＤ端子、ＤＭＡ端子、ＤＭＤ端子）を介して
プログラムメモリとデータメモリとに接続されている。

これらのＰＭＡ端子、ＰＭＤ端子、ＤＭＡ端子及びＤＭ
Ｄ端子は、夫々内部バス２００　、２０６　、２０２及
び２０４に接続されておシ、それらの内部バスが各端子
をアドレス発生回路に接続している。

バス２０２上のデータアトゝレス信号はデータアト８レ
ス発生器２１０と２１８のいずれか１つにより発生され
る。データアドレス発生器２１０は一般的な回路であり
、プロセッサ逐次制御論理回路（プロセッサシーケンス
ロジック）（不図示）の制御の下に１４ビツトのアドレ
ス信号を発生し、このアドレス情報はデータメモリ１１
２内の特定の位置をアクセスするために用いられる。ア
ドレス発生器２１０により発生されたアドレスシグナル
はバス２１２を介してデータメモリアドレスバス２０２
へ送出される。

これと同様に、データアドレス発生器２１８も１４ビツ
トのアドレス信号を発生することができ、このアドレス
信号はデータメモリ１１２内のデータをアクセスすべく
、バス２１６を介してデータメモリアドレスバス２０２
へ送出される。しかしながら、本発明に拠れば、データ
アドレス発生器２１８はアドレス信号をバス２１６に送
出する替シに別の１４ビットアドレス信号を発生し、そ
のアドレス信号ヲハス２１４を介してプログラムメモリ
アドレスバス２００へと送出してプログラムメモリ１０
２内に置かれたデータをアクセスすることもできる。ア
ドレス発生器２１０と２１８とは同時に作動可能であシ
、それ故本装置では、同一のマシンサイクルの中でプロ
グラムメモリとデータメモリの両方をアクセスして２つ
のデータワードを得ることができる。

データメモリ１１２から入ってくるデータワードは、Ｄ
ＶＤ端子を介して内部データバス２０４へ与えられる。

夫々バス２２０と２２２とを介してデータアドレス発生
器２１０と２１８の内部にデータを口−トゝし、これに
よってそれらのデータアドレス発生器を所望のアドレス
に予め設定することもできる。バス２０４上のデータ情
報は、更に前記したその他の計算処理要素（ＡＬＵ　、
乗算器、並びにシフタユニット等であるが、第２図には
図示されていない）にも、利用されている。

通常の処理動作が実行され−Ｃいる間は、プログラムメ
モリのためのアドレスバスはインストラクションレジス
タ２３８とプログラム遂次制御論理回路（プログラムシ
ーケンサロジック）２３２により与えられている。更に
詳しく説明すると、プログラムメモリアドレス信号はプ
ログラムカウンタ２５０により順次的に与えられること
もあり、またインストラクションレジスタ２３８内のイ
ンストラクションの一部分によって与えられることもあ
る（例えば「ジャンプ」インストラクションの場合）。

そのために、プログラムカウンタ２５０の出力はバス２
５２を介して次回アドレスマルチプレクサ２６０へ送出
される。同様に、インストラクションレジスタのアドレ
ス出力部分も、バス２４６を介して次回アトゝレスマル
チプレクサ２６０へ送出される。次回アドレスをプログ
ラムカウンタの方から選択すべきかそれともインストラ
クションレジスタの出力の方から選択すべきかは、バス
２７０を介してプログラム遂次制御器（プログラムシー
ケンサコントロール）２６６により制御される。プログ
ラムカウンタ２５０、次回アドレスマルチプレクサ２６
０、インストラクションレジスタ２３８．並びにプログ
ラム遂次制御回路２６６は一般的な公知の回路であり、
それらの詳細な作用についてはここではこれ以上の説明
をしない。

次回７ドレスマルチプレクサ２６６により選択されたア
ドレス情報は同マルチプレクサの出力バス２７６を介し
てプログラムメモリアドレスバス２００へ送出され、そ
こからＰＭＡ端子へと送られる。このアドレス情報はま
た、バス２８０とマルチプレクサ２８３とを介してプロ
グラムカウンタへも送出することかでき、これによりプ
ログラムカウンタを次のアドレスに設定する。マルチプ
レクサ２６０と同様に、？ルナプレクサ２８３もプログ
ラム遂次制御回路２６６によって制御される。

アドレス信号によって選択された次回インストラクショ
ンは、プログラムメモリデータメスを介してＰＭＤ端子
へ与えられる。これにより次回インストラクションは内
部バス２０６上に生じ、ここかラハス２６２と２４２と
を介してインストラクションレジスタ２３８へ送られる
。マシンサイクルの開始時に、プログラム遂次制御器２
６６の制御の下に次回インストラクションはインストラ
クションレジスタ２３８内にラッチされ、プログラムレ
ジスタ内に現在格納されているインストラクションは、
次回のマシンサイクルにおけるプロセッサの作動を通常
の方法で決定する。更には次回アドレスマルチプレクサ
２６０の出力端子に生じているアドレス情報を、バス２
８２を介してプログラムカウンタ２５０に送出して同カ
ウンタを次回アドレスに設定することもできる。

従って通常のマシンサイクルの作動の間に、プログラム
カウンタ２５０とインストラクションレジスタ２３８の
いずれか一方からプログラムメモリアドレスが発生され
、それがプログラムメモリ１０２へ転送される。同様に
、データアドレス発生器２１０と２１８のいずれか一方
によりデータメモリアドレスが発生され、それがデータ
メモリ１１２へ転送される。これらのアドレス信号に応
じて夫々のメモリが各々データを送出する。その場合に
送出されるデータは、プログラムメモリの場合には次回
インストラクションであシ、データメモリの場合は現在
のマシンサイクルの間に処理すべきデータ、もしくは処
理が完了して格納すべきデータである。

本発明に拠れば、プロセッサ１００には更にカッシュメ
モリ２３０が備えられている。カッシュメモリ２３０は
複数のインストラクションワード８を記憶保持する小さ
なメモリアレイである。説明のために、このメモリアレ
イ２３０は例えば最大１６個までの２４ビツトインスト
ラクシヨンワートゝを格納するものとする。カッシュメ
モリの機能は、プロセッサにより実行完了されたインス
トラクションの最後の１６個を格納しておくことであり
、これにより、プログラムがショートループに入ったと
きにはそれらの格納インストラクションを用いてプロセ
ッサを走らせることができる。

従ってプログラムメモリから取出されたインストラクシ
ョンハ、インストラクションレジスタ２３８にロートゝ
されると同時にカッシュメモリ２３０に書き込まれる。

より詳しくは、内部バス２０６を介してインストラクシ
ョンレジスタ２３８に与えられるインストラクションワ
ード８は、バス２４０を介してカッシュメモリ２３０の
データ入力端子にも与えられる。カッシュメモリ２３０
は、プログラムメモリアドレスバス２００上のアドレス
情報の一部分を、バス２３４を介して受は取る。より詳
しくは、カッシュメモリ２３０が受は取るアドレス情報
は、プログラムメモリアトゝレスの最下位の４ビツトで
ある。従ってカッシュメモリアドレスはｒ１６ｊ　ｉ法
としてプログラムメモリアドレスと合同であり、各プロ
グラムメモリアトゝレスは常に１つのカッシュメモリア
ドレスに対応している。

メモリアレイ２３０のリート″／ライト（Ｒ／Ｗ　）制
御線はデコーダ回路２４８により駆動され、同デコーダ
回路はインストラクションレジスタ２３８　Ｋ　０−ド
されている現在処理中のインストラクションのオにレー
ションコービ部分を（バス２４７ｔ−１゜て受は取って
）デコード子る。現在処理中のインストラクションがプ
ログラムメモリデータの転送を行なわない場合には、カ
ッシュメモ１Ｊ２３０は「書込み」（ライト）動作を行
なうよう制御され、従ってプログラムメモリから取出さ
れた次回インストラクションはインストラクションレジ
スタ２３８にロードされると同時にカッシュメモリに格
納される。反対に、現在処理中のインストラクションが
プログラムメモリデータの転送を行なう場合には、カッ
シュメモリ２３０は「読出し」（り一ド）状態となシ、
インストラクションレジスタ２３８にはバス２４４を介
してカッシュメモリ２３０から次回インストラクション
がロードされる。更には、次回アドレスマルチプレクサ
２６０の出力が無効とされると共に、アドレス発生器２
１８が、データアトゝレスをプログラムメモリアドレス
２００上に送出してデータワード９をプログラムメモリ
１０２から処理装置へ転送できるようにされる。

プログラムメモリデータ転送中のカッシュメモリ２３０
からインストラクションレジスタへのローディングは（
現在処理中のインストラクションのオ浸し−ションコー
ビによって制御されるために）自動的に行なわれること
から、カッシュメモリ２３０カラインストラクシヨンレ
ジスタ２３８ヘロードされた次回インストラクションが
無効である場合もあり得る。即ち、次回に処理すること
を望まれているインストラクションがカッ７ユメモリ２
３０に格納されておらず、それを外部プログラムメモリ
から取出さねばならないことが有る。

次回インストラクションがカッシュメモリに格納されて
いない場合には、誤ったインストラクションがインスト
ラクションレジスタ２３８にロードされることになる。

この誤ったインストラクションが実行されるのを防止す
るために、カッシュメモリモニタ回路２６８がインスト
ラクションが有効か否かを判定して配線２７４上に命令
有効信号（ＣＭＶＡＬより信号）を送出し、この信号は
プログラム遂次制御器２６６に与えられる。ＣＭＶＡＬ
より信号が、カッシュメモリ２３０からインストラクシ
ョンレジスタ２３８へ転送されたインストラクションが
無効であることを示している場合には、プログラム遂次
制御器２６６がその出力線２６４上に信号を発生し、こ
の信号がインストラクションレジスタ２３８をクリアせ
しめて総ての論理状態を「０」　　とする。この、総て
の論理状態がｒＯＪであるのは、「非作動」コマンド（
ＮＯＰコマンド）である。従ってその時のマシンサイク
ルの間は、処理回路のその他の部分によって動作が実行
されることはない。更にまた、コマンドが無効の場合に
は、遂次側脚器２６６がプログラムカウンタ２５０の作
動を停止させると共に、配線２７０を介してマルチプレ
クサ２６０を制御し、同マルチプレクサの出力バス２７
６上の現在のインストラクションアト８レスを維持する
。次のマシンサイクルの間に、マルチプレクサ２６０は
バス２００上にアドレスを送出し得るようにされ、その
ときのアドレスでプログラムメモリのアクセスが行なわ
れ、プログラムメモリ１０２から正しいインストラクシ
ョンが取出される。

第３図はカッシュメモリモニタ回路２６８の構成の詳ａ
なブロックダイアダラムを示す。カッシュメモリモニタ
回路の機能は、現在カッシュメモリに格納されているゎ
プログラムメモリアトゝレスの範囲を追跡監視すること
により、所与のインストラクションがカッシュメモリ２
３０に格納されているか否かを判定できるようにするこ
とである。カッシュメモリ２３０に格納されている１°
ンストラクシヨンの範囲は、前方レジスタ３０８と後方
レジスタ３１０とに格納されている。前方レジスタ３０
８は、カッシュメモリ２３０に格納されている連続した
インストラクションのうち、実行されているプログラム
の中では現在実行中のインストラクションよυ後に実行
されるインストラクションの個数に等しい数を格納する
、４ビツトのレジスタである。

同様に、後方レジスタ３１０は、カッシュメモリ２３０
に格納されている連続したインストラクションのうち、
プログラムの中では現在実行中のインストラクションよ
り先に実行されるインストラクションの数に等しい数を
格納する、４ビツトのレジスタである。各マシンサイク
ル毎に、第３図に示した回路が、前方レジスタと後方レ
ジスタとを更新すると共に、次回インストラクションと
して要求されているインストラクションがカッシュメモ
リ２３０に格納されているか否かを判定する。

より詳しくは、現在実行中のインストラフ・／ヨンのア
ドレス（これはプログラムカウンタの出力に示されてい
る）をバス３００を介してプログラムカウンタ２５０か
ら入手し、このアドレスを、次回アドレスマルチプレク
サ２６０により発生され、バス３０２を介してカッシュ
メモリモニタ回路２６８へ与えられる次回インストラク
ションアドレスから減じて差を求めることが、行なわれ
る。これら２つのアドレスの差は「オフセット」数（１
４ビツトに更に代数符号ビットを加えたもの）であり、
プログラムの順番（プログラムシーケンス）の中ニおけ
る、現在実行中のインストラクションと次回インストラ
クションとの間のインストラクション数を示している。

このオフセット数は出力バス３０６上に送出され、４ビ
ツト減算回路３１２と４ビツト加算回路３１４の両方へ
与えられる。

減算回路３１２はバス３７０を介して前方レジスタ３０
８の４ビツト出力を受取り、バス３０６上のオフセット
数の最下位４ビツトをこの前方レジスタ３０８の４ビツ
ト数から減じる減算を行なう。前記相対アドレス（即ち
オフセット数）の残シの１０個のビット（符号ビットを
含む）は４ビツトの加算演算のキャリーと共に論理和（
ＯＲ）を取られ、その結果を減算キャリー信号として出
力線３５２上に送出する。バス３０６上のオフセット数
の代数符号が正（これはプログラムの前方分岐を示す）
のら合には、減算回路３１２から送出された出力線３５
２上の減算キャリー信号は、所望のインストラクション
がカッシュメモリに格納されているか否かを表わしてい
る。より詳しく説明するならば、減算回路３１２によっ
てキャリー信号が発生されたことを示す出力線３５２上
の・・イレＲル信号は、前方分岐インストラクションが
プログラムを、カッシュメモリ２３０に格納されている
アトゝレス範囲より大きなアドレスへ連れて行きはしな
かったことを表わしており、従って所望のインストラク
ションは既にカッシュメモ１Ｊ２３０に格納されている
ことを表わしている。反対に、出力線３５２上の出力が
ローレベルであれば、これは前方分岐インストラクショ
ンがレジスタ２３０（即ちカッシュメモリ）に格納され
ているインストラクションの範囲外にあることを、従っ
て所望のインストラクションは現在カッシュメモリの中
には置かれていないことを表わしている。

同様に、加算回路３１４はバス３６４を介して後方レジ
スタ３１０の４ビツト出力を受取り、バス３０６上に発
生している１４ビツトのオフセット数の最下位４ビツト
をこれに加算する。減算回路３１２の場合と同様に、オ
フセット数の残りの１０個のビットは４ビツト加算演算
部からのキャリー出力と共に論理和を取られ、その結果
を加算キャリー信号として出力線３５３上に出力する。

バス３０６上のオフセット数の代数符号が負（これは後
方分岐インストラクションを表わす）の場合には、加算
回路３１４からの加算キャリー信号の出力は所望のイン
ストラクションがカッシュメモリ２３０に格納されてい
ることを表わしている。より詳しく説明すると、加算回
路３１４の出力線３５３上にハイレベル信号が生じてい
れば、それは所望のインストラクションがカッシュメモ
リ２３０に格納されていることを表わす。また、出力線
３５３上にローレベルの信号が生じていれば、それは所
望のインストラクションがカッシュメモリ２３０には格
納されていないことを表わしている。

従って、バス３０６上のオフセット数の符号ビット（最
上位ビット）が、減算回路３１２と加算回路３１４の各
キャリー信号出力のうちからＣＭＶＡＬより信号として
用いるのに適した方を選択するために使用されておシ、
このＣＭＶＡＬより信号はカッシュメモリが次回インス
トラクションを格納しているか否かを表わす信号である
。

更に詳しく説明すると、パス３０６上のオフセット数の
符号ビットは、配線３５０を介してマルチプレクサ３１
６の選択入力端子へ与えられる。マルチプレクサ３１６
の一方の入力端子は減算回路３１２のキャリー信号出力
端子に接続され、同マルチプレクサ３１６の他方の入力
端子は加算回路３１４のキャリー信号出力端子に接続さ
れている。これにより、適切なキャリー出力がＯＲゲー
ト３１８の上側の入力端子に与えられる。このＯＲゲー
ト３１８の出力が前記のＣＭＶＡＬより信号である。Ｏ
Ｒゲート３１８の下側の入力端子はデコーダ回路３２０
に接続されている。デコーダ３２０は、次回インストラ
クションのアト８レスが現在実行中のインストラクショ
ンのアドレスと等しい場合（即ちゼロオフセットの場合
）には、「０」端子にハイレベル信号を発生する。この
場合、次回インストラクションは現在実行中のインスト
ラクションと同一であるから、当然次回インストラクシ
ョンはカッシュメモリ２３０に格納されているのである
が、上に説明した構成のキャリービットは適切に機能し
ない。そのため、デコーダ回路３２０の前記出力端子に
発生するハイレベル信号を用いて、更にＯＲゲート３１
８　ヲ利用シテ、ＣＭＶＡＬより　信号を強制的に＝イ
レヘルとするのである。

前述した如く、現在のインストラクションがプログラム
メモリデータの転送を行なう場合には、プログラム遂次
制御論理回路がＣＭＶＡＬより信号を用いて、次回のマ
シンサイクルにおいてインストラクション取出しサイク
ルが実行されるべきか否かを判定する。ＣＭＶＡＬより
信号の出力線が「真」の状態、即ちハイレベル状態にあ
れば、プログラム遂次制御論理回路は続くインストラク
ション取出しサイクルを実行しない。

次回インストラクションがカッシュメモリカラインスト
ラクションレジスタ内にロー１され、上に説明した方法
で有効か無効かの判定がなされた後には、モニタ回路内
の各レジスタを更新して、カッシュメモリ内に格納され
ているインストラクションの範囲内に次回インストラク
ションを含ませるか、または、もし次回インストラクシ
ョンが無効と判定された場合には、カッシュメモリの内
容を無効にしなければならない。減算回路３１２と加算
回路３１４とから、夫々前方レジスタ３０８または後方
レジスタ３１０へのデータの転送の制御が必要である。

何故ならば、カッシュメモリには常時１６個のインスト
ラクションが格納されているものの、それらのインスト
ラクションのいずれモア５Ｅインストラクシヨンレジス
タに転送し得るのではないからである。

更に詳しく説明すると、カッシュメモリ内に格納されて
いるインストラクションは、それらが現在実行中のイン
ストラクションと連続している場合にのみ、有効である
。従って、カッシュメモリ内では得られないアドレス位
置へプログラムがジャンプした場合には、インストラク
ションを外部メモリから取出さねばならないばか夛でな
く、カッシュメモリの内容の総てを無効とする必要があ
シ、何故ならば既に格納されていたインストラクション
は新たに取出されたインストラクションとは最早連続し
てないからである。斯かるジャンプの後には、カッシュ
メモリ中の有効なインストラクションの数は、カッシュ
メモリの全容量が満たされるか、もしくはプログラムが
再びカッシュメモリの外へのジャンプを行なう壕で増加
し、数を回復して行く。

カッシュメモリをアドレスするに際しては「１６」を法
とする合同性が有るため、カッシュメモリの全容１が満
たされた後は、新たに外部メモリから取出されてくるイ
ンストラクションは既に取出されているインストラクシ
ョンのうちの最も古いものの上に、上書き（オーバーラ
イド）される。

減算回路と加算回路から前方レジスタと後方レジスタへ
のデータ転送を制御するにつき、減算回路３１２の４ビ
ツト出力はバス３５４を介して前方レジスタ３０８の入
力端子へ与えられている。同様に、加算回路３１４の４
ビツト出力は後方レジスタ３１０の入力端子へ与えられ
ている。各マシンサイクルの開始時に、次回インストラ
クションが有効と判定された場合（ＣＭＶＡＬより信号
線上の・・イレベル信号、即ち「真」信号により示され
る）には、クロックシグナルが前方レジスタ３０８と後
方レジスタ３１０に（間接的に）与えられ、これにより
それらのレジスタには夫々減算回路３１２と加算回路３
１４の出力がロードされる。

シカシナカラ、ＣＭＶＡＬより　信号線３８２カ「偽Ｊ
の状態、即ちローレベル状態にあるときには、その状態
がインバータ３２１に入力され、これによりハイレベル
信号が減算回路３１２のクリア端子に入力される。減算
回路３１２のクリア入力端子にノ・イレベル信号が入力
されると、減算回路の出力は論理状態を「０」とさせら
れ、この「０」出力はバス３５４を介して前方レジスタ
３０８の入力端子へ与えられる。従って次回のマシンサ
イクルにおいて、前方レジスタ３０８の入力端子に生じ
ている総て「０」の状態がレジスタの内部へシフトされ
たときに、前方レジスタ３０８はクリアされる。

後方レジスタ３１０は、現在のインストラクションが無
効であってしかもそれが「ジャンプ」インストラクショ
ンである場合にのみ、クリアされる。

より詳しくは、現在のインストラクションが無効の場合
に出力線３８２上に送出されるローレベルのＣＭＶＡＬ
ＩＤ　Ｊ号ハ、ＮＯＲケート３２４ノ下側ノ入力端子に
入力される。このＮＯＲゲート３２４の上側の入力端子
は、配線３４４を介してデコーダ回路３２０の「１」出
力端子に接続されている。

既に述べたように、デコーダ回路３２０はバス３０６上
のオフセットアドレスをデコートゞして、２つの出力を
発生する。「０」出力端子に・・イレベル信号が発生し
ているならば、これは次回インストラクションのアドレ
スが現在のインストラクションのアドレスと等しいこと
を表わしており、また、「１」出力端子に・・イレベル
信号が発生しているならば、これは次回インストラクシ
ョンのアドレスがプログラム中の連続した次のインスト
ラクションに対応していることを表わしている。以上か
ら、デコーダ回路３２０の「１」出力端子がローレベル
でちって次回インストラクションが連続した次のインス
トラクションではない（即ち次回インストラクションが
「ジャンプ」である）ことを示している場合には、出力
線３４４上のローレベル信号はＮＯＲゲート３２４の上
側の入力端子に入力される。ＮＯＲゲート３２４はその
両方の入力端子にローレベルの信号が入力するとその出
力線３６２上にハイレベルの信号を発生し、この信号が
加算回路３１４の出力を論理状態「０」にさせる。

同様に、ＮＯＲゲート３２４の出力線３６０　上のノ・
イレＲルの出力信号がＯＲゲート３２８の下側の入力端
子に入力される。これによ５．ＯＲゲート３２８はＡＮ
Ｄゲート３３０の上側の入力端子にハイレ（ル信号を与
え、このＡＮＤゲートを通過状態（他方の入力端子に入
力した信号がそのまま出力端子に現われる状態）にする
。斯くして、次回のマシンサイクルにおいて、ＡＮＤゲ
ート３３０の下側の入力端子に入力したクロックシグナ
ルは同ゲート３３０を通過して後方レジスタ３１０のク
ロッキングを行ない、これにより後方レジスタ３１０は
加算回路３１４の「９」出力でクリアされる。

ＣＭＶＡＬＩＤ信号が「真」の場合は、通常、後方レジ
スタには加算回路３１４の出力のロードが行なわれる。

クロックシグナルはＡＮＤゲート３３０を介して後方レ
ジスタ３１０に入力されるのであるが、このＡＮＤゲー
ト３３０は通常、ＯＲゲート３２８が発生する・・イレ
ベル信号により通過状態とされているからである。しか
しながら、後方レジスタ３１０がその最大容量（１５）
に達している場合には、クロックパルスが後方レジスタ
３１０に達することが妨げられる。より詳しくは、バス
３６４上の後方レジスタ３１０出力は、バス３７２を介
してデコード回路３４０へ送られる。デコーダ回路３４
０は、後方レジスタ３１０の出力が最大値である「１５
」に達しているときには（このレジスタの出力は１６個
の値に限られており、即ち「０」から「１５」までとな
っている）、その出力線３４２上にハイレベル信号を出
力している。出力線３４２上のハイレベル出力信号はＮ
ＡＮＤゲート３２６の上側の入力端子に入力され、これ
によりＮＡＮＤゲート３２６はＯＲゲート３２８ヘロー
レベル信号を送出する。ＯＲゲート３２８がその下側の
入力端子にローレベル信号を受取っているとするならば
（このときは後方レジスタ３１０はクリアされない）、
ＯＲゲート３２８はＡＮＤゲート３３０の上側の入力端
子にローレベル信号を入力して同ＡＮＤゲートを非通過
状態とし、これにより後方レジスタ３１０がその最大状
態を超えてクロックされるのを防止している。

更に、次回インストラクションが連続したインストラク
ションであってデコーダ回路３２０の「１」出力端子が
ハイレベル出力であることによってそれが示されている
場合にも、後方レジスタ３１０はクロッキングされない
。

以下に、インストラクションの具体例を２つ示す′（各
具体例のインストラクションセツトは、いずれもデータ
をプログラムメモリから取出すためのインストラクショ
ンを含んでいる）。例示されたインストラクションセッ
トはＡからＦまでのラベルを付されたインストラクショ
ンを含んでおシ、それらのインストラクションセットは
例えばプログラムルーズの一部をなすものであって、当
該プログラムループのその他のインストラクションは示
されていない。いずれの具体例においても、インストラ
クションＣはデータをプログラムメモリへ転送、ないし
はプログラムメモリから転送するインストラクションで
ある。それ以外のインストラクションはその他の種々の
機能を果すものであって良く、その機能が正確にどのよ
うなものであるかは重要でない。第１表に示された第１
の具体例では、プログラムが当該ループを初めて通過す
る場合を想定してあり、従ってインストラクションは予
めカッシュメモリに格納されてはいない。

第１表には各マシンサイクル毎に実行されるプログラム
メモリの動作、カッシュメモリの動作、並びに内部動作
が記載されている。

第１表（Ｉｎｓｔ、はインストラクションの略記）Ｎ　　　土
ｎｓｔ、Ｂ取出し　Ｉｎ５ｔ、Ｂ格納　工ｎｓｔ、Ａ実
行Ｎ　＋　１　　工ｎｓｔ、Ｃ取出し　工ｎｓｔ、Ｃ格
納　工ｎｓｔ、Ｂ実行Ｎ＋２　　データ転送　無効工ｎ
ｓｔ　、取出し工ｎｓｔ、Ｃ実行Ｎ＋　３　　：ｌ：ｎ
ｓｔ、Ｄ取出し　工ｎｓｔ　、Ｄ格納　動作無しＮ　＋
　４　　ｎｎ５ｔ、Ｅ取出し　Ｉｎ５ｔ　、Ｅ格納　工
ｎｓｔ、Ｄ実行Ｎ　＋　５　　Ｉｎ５ｔ、Ｆ取出し　工
ｎｓｔ、Ｆ格納　工ｎｓｔ、Ｅ実行第１表からは、マシ
ンサイクル（Ｎ＋２）においてプログラムＣが実行され
、それによりデータがプログラムメモリから転送されて
いることが判る。既に述べたように、斯かるインストラ
クションのオはレーションコードに応じて作動するデコ
ーダ回路が、カッシュメモリを「読取り」状態とし、こ
れにより、カッシュメモリに格納されているインストラ
クションがインストラクションレジスタへ転送される。

しかしながら、実際のプログラムが予めカッシュメモリ
内には格納されていなかった場合を想定しているのであ
るから、このインストラクションは無効ということにな
る。従ってマシンサイクル（Ｎ＋３）において正しいイ
ンストラクションＤがプログラムメモリから取出さなけ
ればならない。このマシンサイクルの間は、プロセッサ
はその他のいかなる動作も実行することができず、何故
ならばインストラクションレジスタ内には有効なインス
トラクションがロー１されていないからである。

第２の具体例は、同一のプログラムを用いて、そのプロ
グラムがループを一度通勺抜け、従ってプログラムの各
ステップが既にカッシュメモリに格納されている場合の
、装置の動作を示している。

第２表（Ｉｎ５ｔ　、はインストラクションの略記）Ｎ　　　
　工ｎｓｔ、Ｂ取出し　工ｎｓｔ　、Ｂ格納　Ｉｎ５ｔ
、Ａ実行Ｎ　＋　１　　工ｎｓｔ、Ｃ取出し　工ｎｓｔ
、Ｃ格納　工ｎｓｔ、Ｂ実行Ｎ＋２　　データ転送　　
Ｉｎ５ｔ、Ｄ取出しＩｎ５ｔ、Ｃ実行Ｎ　＋　３　　工
ｎｓｔ、Ｅ取出し　Ｉｎ５ｔ、Ｅ格納　工ｎｓｔ　、Ｄ
実行Ｎ＋４工ｎｓ℃、Ｆ取出し　工ｎｓｔ、Ｆ’格納　
Ｉｎ５ｔ、Ｅ実行先の具体例におけると同様に、マシン
サイクル（Ｎ＋２）においてプログラムＣが実行され、
それによりデータがプログラムメモリから転送される共
にカッシュメモリからは自動的にインストラクションが
取出されている。しかしながら、今度の場合はプログラ
ムが既にカッシュメモリ内に格納されている場合と想定
しているのであるから、このカッシュメモリから取出さ
れたインストラクションは有効である。従ってマシンサ
イクル（Ｎ＋３）においては正しいインストラクション
Ｄが既にインストラクションレジスタにロードされてお
り、実行可能となっている。以上により、先の具体例で
はインストラクションＤを取出すために使用されていた
余分なマシンサイクル（Ｎ＋３）を、別のインストラク
ションを実行するために使用することができ、同一のプ
ログラムを実行するのにマシンサイクルが１つ少なくて
済むという結果が得られている。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の簡略化したブロック
ダイアグラムであり、プロセッサプログラムメモリ、デ
ータメモリ、並びに周辺機器の間の基本的接続態様を示
す図、第２図はプロセッサの具体例におけるインストラクショ
ン処理部分のブロックダイアグラムであす、カッ７ユメ
モリとカッシュメモリモニタユニットとの間の接続態様
を示す図、第３図はカッシュメモリモニタユニットの内部を展開し
て示すブロックダイアグラムである。（外５名）

Claims

【特許請求の範囲】

（１）第１メモリと、第２メモリと、実行すべきインス
トラクションを記憶保持するインストラクションレジス
タと、１つのマシンサイクルの間に前記レジスタ内のイ
ンストラクションワードに応答して前記第１メモリから
インストラクションワードを取り出す手段と、前記マシ
ンサイクルの間に前記レジスタ内の前記インストラクシ
ョンワードに応答して前記第２メモリからデータワード
を取出す手段と、前記インストラクションワードを前記
インストラクションレジスタにロードする手段と備えて
、複数のマシンサイクルの間にデータの処理を行なう、
デジタル式信号処理装置において、前記インストラクションレジスタ内の所定のインストラ
クションワードに応答して、前記第１メモリから取出さ
れた前記インストラクションワードを格納するための第
３メモリと、前記インストラクションレジスタ内の別の所定のインス
トラクションワードに応答して前記第３メモリ内に格納
されているインストラクションを前記インストラクショ
ンレジスタへロードする手段とを備えたことを特徴とす
る、デジタル式信号処理装置。
（２）前記第３メモリが、前記第１メモリに格納されて
いるインストラクションワードのサブセットを格納する
のに充分なだけの大きさの容量を有することを特徴とす
る、特許請求の範囲第１項に記載のデジタル式信号処理
装置。
（３）前記インストラクションレジスタ内のインストラ
クションワードに応答してインストラクションアドレス
情報を発生する手段を備え、前記第３メモリが前記イン
ストラクションアドレス情報の一部分に応答して作動す
ることを特徴とする特許請求の範囲第２項に記載のデジ
タル式信号処理装置。
（４）該インストラクションアドレス情報に対応するイ
ンストラクションワードが前記第３メモリ内に格納され
ているときに、前記インストラクションアドレス情報に
応答して、有効信号を発生する手段を備えたことを特徴
とする特許請求の範囲第３項に記載のデジタル式信号処
理装置。
（５）前記インストラクションアドレス情報に対応する
インストラクションワードが前記第３メモリに格納され
ていないことを該有効信号が示しているときに、前記有
効信号に応答して、処理動作を行なわせないインストラ
クションワードを前記インストラクションレジスタにロ
ードする手段を備えたことを特徴とする特許請求の範囲
第４項に記載のデジタル式信号処理装置。
（６）前記インストラクションアドレス情報に対応する
インストラクションワードが前記第３メモリに格納され
ていないことを該有効信号が示しているときに、前記有
効信号に応答して、前記インストラクションアドレス情
報発生手段に次回のマシンサイクル期間に同一のアドレ
ス情報を再び発生せしめる手段を備えたことを特徴とす
る特許請求の範囲第４項に記載のデジタル式信号処理装
置。
（７）前記インストラクションレジスタ内の前記別の所
定のインストラクションワードに応答してデータアドレ
ス情報を発生する手段と、該データアドレス情報に応答
して前記第１メモリからデータワードを取出す手段とを
備えたことを特徴とする特許請求の範囲第１項に記載の
デジタル式信号処理装置。
（８）前記インストラクションレジスタ内の所定のイン
ストラクションワードに応答してデータアドレス情報を
発生する手段と、該データアドレス情報に応答して前記
第２メモリと前記デジタル式信号処理装置との間でデー
タワードの転送を行なう手段とを備えたことを特徴とす
る特許請求の範囲第１項に記載のデジタル式信号処理装
置。
（９）プログラムメモリと、データメモリと、実行すべ
き処理動作を指定するインストラクションワードを一時
的に記憶保持するインストラクションレジスタと、１つ
のマシンサイクルの間に第１のインストラクションワー
ドに応答して前記プログラムメモリからインストラクシ
ョンを取出す手段と、前記マシンサイクルの間に前記第
１のインストラクションワードに応答して前記処理装置
と前記データメモリとの間でデータワードの転送を行な
う手段とを備えて、複数のマシンサイクルの間にデータ
の処理を行なうデジタル式信号処理装置において、所定個数の前記インストラクションワードを格納するカ
ッシュメモリと、前記インストラクションレジスタ内の第１のインストラ
クションワードの少なくとも一部分に応答して、前記対
応するインストラクションの前記インストラクションレ
ジスタへのローディングと同時に、前記プログラムメモ
リから取出された前記対応するインストラクションワー
ドを前記カッシュメモリに格納するデコーダ回路と、前記インストラクションレジスタ内の第２のインストラ
クションワードの少なくとも一部分に応答して、前記カ
ッシュメモリ内に格納されているインストラクションを
前記インストラクションレジスタ内へロードする転送回
路とを備えたことを特徴とするデジタル式信号処理装置
。
（１０）前記カッシュメモリが、前記プログラムメモリ
に格納されているインストラクションワードのサブセッ
トを格納するのに充分なだけの大きさの容量を有するこ
とを特徴とする特許請求の範囲第９項に記載のデジタル
式信号処理装置。
（１１）前記インストラクションレジスタ内の前記第１
のインストラクションに応答してインストラクションア
ドレス情報を発生する手段を備え、前記カッシュメモリ
アドレス信号が、該インストラクションアドレス情報の
最下位の数ビットのサブセットであることを特徴とする
特許請求の範囲第１０項に記載のデジタル式信号処理装
置。
（１２）前記インストラクションアドレス情報に応答し
て、該インストラクションアドレス情報に対応するイン
ストラクションワードが前記カッシュメモリ内に格納さ
れているときに命令有効信号を発生するモニタ手段を備
えたことを特徴とする特許請求の範囲第１１項に記載の
デジタル式信号処理装置。
（１３）前記モニタ手段が、前記インストラクションア
ドレス情報に応答して次回インストラクションと現在実
行中のインストラクションとの間のインストラクション
の個数を表わすオフセット数を決定する手段と、前記カ
ッシュメモリに格納されているインストラクションに対
応するアドレスの範囲を格納する手段と前記オフセット
数と前記アドレス範囲とに応答して、該オフセット数が
該アドレス範囲内にある場合に前記命令有効信号を発生
する手段とを含むことを特徴とする特許請求の範囲第１
２項に記載のデジタル式信号処理装置。
（１４）前記モニタ手段が、前記命令有効信号に応答し
て前記格納範囲情報を更新して前記次回インストラクシ
ョンを該格納範囲情報に含ませる手段を備えることを特
徴とする特許請求の範囲第１３項に記載のデジタル式信
号処理装置。
（１５）前記命令有効信号に応答して、前記インストラ
クションアドレス情報に対応するインストラクションワ
ードが前記カッシュメモリ内に格納されていないことを
該命令有効信号が示しているときに、処理動作を行なわ
せないインストラクションワードを前記インストラクシ
ョンレジスタにロードする手段を備えたことを特徴とす
る特許請求の範囲第１２項に記載のデジタル式信号処理
装置。
（１６）前記命令有効信号に応答して、前記インストラ
クションアドレス情報に対応するインストラクションワ
ードが前記カッシュメモリ内に格納されていないときに
、前記インストラクションアドレス情報発生手段に次回
のマシンサイクル期間中に同一のアドレス情報を再び発
生せしめる手段を備えたことを特徴とする特許請求の範
囲第１２項に記載のデジタル式信号処理装置。
（１７）前記インストラクションレジスタ内の前記第２
のインストラクションワードに応答してデータアドレス
情報を発生する手段と、該データアドレス情報に応答し
て前記プログラムメモリからデータワードを取出す手段
とを備えたことを特徴とする特許請求の範囲第９項に記
載のデジタル式信号処理装置。
（１８）前記インストラクションレジスタ内の所定のイ
ンストラクションワードに応答してデータアドレス情報
を発生する手段と、該データ取出アドレス情報に応答し
て前記データメモリから前記デジタル式信号処理装置へ
データワードの転送を行なう手段とを備えたことを特徴
とする特許請求の範囲第９項に記載のデジタル式信号処
理装置。
（１９）プログラムメモリと、データメモリと、実行すべき処理動作を指定するインストラクションワー
ドを一時的に記憶保持するインストラクションレジスタ
と、プログラムカウントを発生するプログラムカウンタと、各マシンサイクルの間に前記プログラムカウンタのプロ
グラムカウントを更新する手段と、前記インストラクシ
ョンワードと前記プログラムカウントとに応答して、前
記マシンサイクルの各々毎にインストラクションアドレ
ス情報を発生する手段と、前記インストラクションアドレス情報に応答して、前記
プログラムメモリから該インストラクションアドレス情
報に対応したインストラクションワード取出す手段と、前記対応インストラクションワードを前記インストラク
ションレジスタにロードする手段と、所定個数の前記イ
ンストラクションワードを格納するカッシュメモリと、前記カッシュメモリに、前記インストラクションアドレ
ス情報の最下位の数ビットのサブセットをアドレス信号
として与える手段と、前記インストラクションレジスタ内の第１のインストラ
クションワードの少なくとも一部分に応答して、前記対
応インストラクションの前記インストラクションレジス
タへのローディングと同時に、前記プログラムメモリか
ら取出された前記対応インストラクションワードを前記
メモリに格納するデコーダ回路と、前記インストラクションレジスタ内の第２のインストラ
クションワードの少なくとも一部分と前記インストラク
ションアドレス情報とに応答して、前記カッシュメモリ
内に格納されているインストラクションを前記インスト
ラクションレジスタ内へロードする転送回路と、前記インストラクションレジスタ内の所定のインストラ
クションワードに応答してデータ取出アドレス情報を発
生する手段、並びに、該データ取出アドレス情報に応答
して前記データメモリからデータワードを装置内で処理
するために、取出す手段とから成る、デジタル信号データを複数のマシンサイクルの間に処理
するためのデータ処理装置。
（２０）前記カッシュメモリが、前記プログラムメモリ
に格納されているインストラクションワードのサブセッ
トを格納するのに充分なだけの大きさの容量を有するこ
とを特徴とする特許請求の範囲第１９項に記載のデータ
処理装置。
（２１）前記インストラクションアドレス情報に応答し
て、該インストラクションアドレス情報に対応するイン
ストラクションワードが前記カッシュメモリ内に格納さ
れているときに、命令有効信号を発生するモニタ手段を
備えたことを特徴とする特許請求の範囲第１９項に記載
のデータ処理装置。
（２２）前記モニタ手段が、前記インストラクションア
ドレス情報と前記プログラムカウントとに応答して、次
回インストラクションと現在実行中のインストラクショ
ンとの間のインストラクションの個数を示すオフセット
数を決定する手段と、前記カッシュメモリ内に格納され
ているインストラクションのうち現在実行中のインスト
ラクションに続いて実行されるインストラクションの個
数を示す前方カウントを格納する前方レジスタと、前記
カッシュメモリ内に格納されているインストラクション
のうち現在実行中のインストラクションに先立って実行
されるインストラクションの個数を示す後方カウントを
格納する後方カウンタと、前記オフセット数と前記前方
カウントとに応答して該オフセット数と該前方カウント
との差を発生する手段と、前記オフセット数と前記後方
カウントとに応答して該オフセット数と該後方カウント
との和を発生する手段と、前記差と前記和とに応答して
、前記オフセット数が前記後方カウントより大きく且つ
前記前方カウントより小さい場合に前記命令有効信号を
発生する手段とを含むことを特徴とする特許請求の範囲
第２１項に記載のデジタル式信号処理装置。
（２３）前記オフセット数発生手段が前記オフセット数
の代数符号を表わす符号信号を発生し、前記「差」発生
回路が、前記オフセット数前記前方カウントより小さい
か否かを表わすキャリー信号を発生し、前記「和」発生
回路が、前記オフセット数が前記後方カウントより小さ
いか否かを表わすキャリー信号を発生し、前記命令有効
信号発生手段が、前記符号信号に応答して前記キャリー
信号のうちから１つを前記命令有効信号として選択する
マルチプレクサから成ることを特徴とする特許請求の範
囲第２２項に記載のデジタル式信号処理装置。
（２４）前記モニタ手段が、前記命令有効信号に応答し
て前記格納範囲情報を更新して前記次回インストラクシ
ョンに対応するアドレスを該格納範囲情報に含ませる手
段を備えることを特徴とする特許請求の範囲第２１項に
記載のデジタル式信号処理装置。
（２５）前記命令有効信号に応答して、前記インストラ
クションアドレス情報に対応するインストラクションワ
ードが前記カッシュメモリ内に格納されていないことを
該命令有効信号が示しているときに、処理動作を行なわ
せないインストラクションワードを前記インストラクシ
ョンレジスタにロードする手段を備えたことを特徴とす
る特許請求の範囲第２１項に記載のデータ処理装置。
（２６）前記命令有効信号に応答して、前記インストラ
クションアドレス情報に対応するインストラクションワ
ードが前記カッシュメモリ内に格納されていないことを
該命令有効信号が示しているときに、前記インストラク
ションアドレス情報発生手段に次回のマシンサイクル期
間中に同一のアドレス情報を再び発生せしめる手段を備
えたことを特徴とする特許請求の範囲第２５項に記載の
データ処理装置。
（２７）前記インストラクションレジスタ内の前記第２
のインストラクションワードに応答してデータアドレス
情報を発生する手段と、該データアドレス情報に応答し
て前記プログラムメモリからデータワードを取出す手段
とを備えたことを特徴とする特許請求の範囲第２６項に
記載のデータ処理装置。