JP2584156B2 - プログラム制御型プロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラム制御方式のプ
ロセッサに関するもので、特に高速演算処理を必要とす
るデジタルシグナルプロセッサ（以下ＤＳＰと記す）の
アーキテクチュアに関するものである。

【０００２】

【従来の技術】従来のプログラム制御方式の汎用プロセ
ッサ例えばRISC型プロセッサのマイクロ命令セットに
は、メモリの読みだし／書き込み、レジスタのセット、
レジスタ間のデータ転送、各種算術論理演算等の命令群
が実装されており、これらの命令を用いてプログラミン
グすることにより、各種の処理を実現している。これら
の命令群はほとんど、単一動作を指令する命令であり、
単純な動作を組み合わせることで、最終的に複雑で高度
な処理が実現でき且つ汎用性を実現している。

【０００３】しかしながら、上記のような単一動作命令
を一つずつ逐次的に実行しなければならないため、従来
から処理速度の点で課題となっている。

【０００４】

【発明が解決しようとする課題】以上のように、従来の
プログラム制御方式のプロセッサは、単一動作命令を組
み合わせてプログラミングされており、一命令ずつ逐次
的に実行していくため、処理速度の点で課題があった。

【０００５】特に高速演算処理を必要とするＤＳＰにお
いては、重要な課題である。ＤＳＰにおいては汎用プロ
セッサに比べ、乗算器の内蔵、プログラムメモリの内
蔵、データメモリの分離分割、データバス／アドレスバ
スの分離分割など種々の高速化が図られている。しがし
ながら汎用プロセッサ同様、単一動作命令でプログラミ
ングされ、一命令ずつ逐次的に実行していくことに変わ
りはない。プログラム制御方式のＤＳＰで必要な処理速
度が得られない場合には、処理を特定した専用ハードウ
ェアを個々に開発する必要があった。

【０００６】本発明は、上述の課題に鑑みてなされ、パ
イプライン演算器をプログラム制御方式の汎用プロッセ
サの資源として実装制御し、高性能を得ることが可能な
プログラム制御型プロセッサを提供することを目的とす
る。

【０００７】

【課題を解決するための手段】本発明のプログラム制御
型プロセッサは、ベクトル・パイプライン命令を含む複
数の命令を実装するとともに、前記ベクトル・パイプラ
イン命令に基づくパイプライン演算を実行するデータ処
理回路を備えたプログラム制御型プロセッサであって、
プログラムメモリとプログラムカウンタとデコーダとを
含み、前記ベクトル・パイプライン命令が前記プログラ
ムメモリから読みだされた後前記デコーダによって解読
されたとき、前記プログラムカウンタを停止させるとと
もに起動信号を出力し、前記ベクトル・パイプライン命
令の内容に従って前記データ処理回路の動作を制御する
プログラム制御回路と、前記起動信号に基づいて、予め
設定されたシーケンスに従ってアドレスを連続的に発生
し、予め設定された数のアドレスの発生を終了したとき
終了信号を前記プログラム制御回路に出力するアドレス
発生器と、このアドレス発生器によって発生されたアド
レスに基づいて前記発生されたアドレスに予め格納され
たデータを出力するデータメモリとを備え、前記データ
処理回路は、前記データメモリから出力されたデータに
基づいて前記プログラム制御回路の制御に従って前記パ
イプライン演算を実行し、前記プログラム制御回路は、
前記終了信号を受信したときから所定サイクル後に、前
記ベクトル・パイプライン命令に基づく前記パイプライ
ン演算の終了を検出し、前記ベクトル・パイプライン命
令に続く命令を逐次実行することを特徴とする。

【０００８】

【作用】本発明は上記した構成により、従来の単一動作
を指示する命令セットに、さらにパイプライン処理のた
めのベクトルパイプライン命令を追加実装したプロセッ
サが実現できる。本発明のプロセッサは、ベクトルパイ
プライン命令が読みだされると、データメモリの内容を
プログラム制御回路から独立して、あらかじめ設定した
順序で逐次読みだし、この読みだしサイクルと並列に演
算サイクルを実行させるパイプライン処理を行ない、演
算器の出力を別のデータメモリに並列に逐次書き込むか
または累算器で逐次累算する。そして、設定した数のデ
ータの演算を終了すると、従来のプロセッサ同様、前記
ベクトルパイプライン命令の次のステップの命令からま
た逐次実行するものである。すなわちベクトルパイプラ
イン命令の１命令により、（数１）または（数２）で示
されるすべての演算をパイプライン並列に実行してしま
うものである。

【０００９】

【数１】 Ｙｉ＝Ｆ（Ａｉ、Ｂｉ）（ｉ＝１、２、．．．．ｎ）

【００１０】

【数２】 Ｘ＝ΣＦ（Ａｉ、Ｂｉ）（ｉ＝１、２、．．．．ｎ）

【００１１】ここでＡｉ、Ｂｉはそれぞれデータメモリ
から読みだされる演算器への入力ベクトルデータであ
り、ここでは２入力としたがその数に制限はない。また
Ｙｉは演算器の出力ベクトルデータであり別のデータメ
モリへ書き込まれる。またＸは演算器の出力データが累
算器で累算された結果のデータである。そしてまた、演
算器の演算機能は関数Ｆで示され、命令の内容により演
算器が必要な機能を発揮するよう選択または再構成され
る。

【００１２】

【実施例】図１は本発明のプロセッサの概念を示すブロ
ック図である。本発明のプロセッサは従来の命令セット
に追加してさらにベクトルパイプライン命令を実装して
いる。図１において、１はプログラムメモリ、プログラ
ムカウンタ、デコーダなどにより構成され、このベクト
ルパイプライン命令がプログラムメモリから読みだされ
ると、プログラムカウンタを停止させるとともに起動信
号を出力し、さらに前記ベクトルパイプライン命令の内
容に従ってデータ処理回路の機能およびパイプライン構
成を制御するプログラム制御回路、２は起動信号により
プログラム制御回路から独立して、あらかじめ設定され
たシーケンスでアドレスを連続して発生し、設定された
数のアドレスの発生を終了するとプログラム制御回路１
に終了信号を与えるアドレス発生器、３はこのアドレス
を入力し連続してデータを出力するデータメモリ、４は
このデータメモリ３から読み出されたデータを入力し、
パイプライン演算を行なうデータ処理回路である。実行
ユニット５はアドレス発生器２、データメモリ３、デー
タ処理装置４から構成されている。

【００１３】図１の動作を図２の動作タイミング図とと
もに説明する。図１のプログラム制御回路１がプログラ
ムメモリに蓄積された命令を逐次読みだして実行制御す
る様子を図２に示してあり、Ｎ番地の命令が本発明によ
るパイプライン処理を実行するベクトルパイプライン命
令である。

【００１４】図２においては、Ｎ番地の命令以外は従来
の単一動作命令であり、かつ分岐命令でないとする。さ
らに説明を簡単にするため、命令のフェッチ、デコード
等に必要なサイクルを省略し、実行サイクルのみを示し
ている。Ｎ番地の命令以外の従来の単一動作命令の実行
は、従来のプロセッサと同様にプロセッサ内の各資源が
制御され、通常１サイクルで実行が完了する。そして逐
次命令を読みだして実行していくものであり、N-2,N-1
番地の命令実行サイクルはこの従来の単一動作命令の実
行が示されている。そして、Ｎ番地のベクトルパイプラ
イン命令が読みだされ解読されると、まず、図１のプロ
グラム制御回路１において内部のプログラムカウンタを
停止させ、ベクトルパイプライン命令の実行サイクルを
繰り返すよう制御される。また、プログラム制御回路１
からアドレス発生器２に起動信号が与えられ、起動信号
が与えられたサイクルより、アドレス発生器２はあらか
じめ設定されたシーケンスでｍ個のアドレスを連続して
発生し、データメモリ３より図２に示すように連続的に
ｍ個のメモリ読みだしサイクルが開始される。またプロ
グラム制御回路１はデータ処理回路４に対して、命令の
内容に従ってデータ処理回路４の機能及びパイプライン
構成を制御する。これは、データ処理回路４が複数の演
算器、レジスタ、メモリなどを有し、それぞれの入出力
の組み合わせをマルチプレクサなどを用いて再構成する
ことにより容易に実現できるものである。図２において
は、メモリ読みだし,処理１、処理２の３段のパイプラ
イン構成に制御された場合が示されている。

【００１５】以上のような制御が行なわれる事により、
図２に示すように、ｍ個のデータに対して、メモリ読み
だし,処理１,処理２の３段のパイプライン処理が連続実
行できる。そしてアドレス発生器２はｍ個のアドレスの
発生を終了すると、プログラム制御回路１に対して終了
信号を与える。プログラム制御回路１は、現在のベクト
ルパイプライン命令がメモリ読みだし、処理１、処理２
の３段のパイプライン処理であることは解読しており、
この情報を用いて、アドレス発生器２からの終了信号を
受信した後さらに２サイクル遅らせて、すなわちすべて
のパイプラインサイクルの終了を待って、前記プログラ
ムカウンタを再起動させる。そしてＮ番地のベクトルパ
イプライン命令以降の命令、すなわちN+1,N+2,N+3番地
の命令を逐次実行させる。

【００１６】以上のように、本発明によれば従来の命令
セットに追加して、パイプライン並列処理を実現する新
たなベクトルパイプライン命令を実装したプロセッサが
実現できる。このベクトルパイプライン命令により、プ
ログラム制御による汎用性を失うことなく、従来の命令
セットを用いた場合に比べパイプライン並列処理の高速
性とプログラムメモリ容量の圧縮が同時に実現される。
図１のプロセッサにおいては、Ｎ番地の命令１命令で、
ｍ個のデータに対するメモリ読みだし、処理１、処理２
の３段のパイプライン並列処理をすべて実行制御してい
る。そしてこの処理を（ｍ＋２）サイクルで実現してい
る。従来の単一動作命令を用いて制御すると、少なくと
も３ｍサイクル必要であり、約３倍の高速化が図られて
おり、パイプライン処理の段数を多くすれば、容易にさ
らなる高速化が実現できる。

【００１７】図３は図１のプログラム制御回路を示すブ
ロック図である。図３において、プログラム制御回路１
は、プログラムカウンタ１０と、プログラムメモリ１１
と、デコーダ１２と、ベクトル命令制御回路１３と、命
令レジスタ回路１４を主構成要素として構成されてい
る。

【００１８】プログラムカウンタ１０でアドレス指定さ
れたプログラムメモリ１１内の命令を読みだし、第１の
パイプラインレジスタ１５を介して、デコーダ１２が前
記命令を解読し、第２のパイプラインレジスタ１６を介
して実行ユニット５に各部制御信号を送出するよう接続
され、プログラムメモリ１１の読みだしサイクル、命令
のデコードサイクル、命令の実行サイクルのパイプライ
ンを構成する。

【００１９】プログラムカウンタ１０は、プログラムカ
ウンタレジスタ１７と第１のマルチプレクサ１８とイン
クリメンタ１９を有し、第１のマルチプレクサ１８はイ
ンクリメンタ１９、分岐アドレス制御回路２０またはプ
ログタムカウンタレジスタ１７の出力の内１つを選択し
てプログタムカウンタレジスタ１７に入力するよう接続
されている。

【００２０】命令レジスタ回路１４は、第２のマルチプ
レクサ２１と第１のパイプラインレジスタ１５とを有
し、第１のパイプラインレジスタ１５は、第２のマルチ
プレクサ２１により前記プログラムメモリ１１または第
１のパイプラインレジスタ１４の出力のうち１つを選択
して入力するよう接続されている。

【００２１】ベクトル命令制御回路１３は、デコーダ１
２の制御により、前記第１のマルチプレクサ１８と第２
のマルチプレクサ２１を制御し、同時に実行ユニット５
に起動信号を送出し、実行ユニット５から終了信号を受
けるよう接続されている。

【００２２】このプログラム制御回路１が逐次的に前記
プログラムメモリ１１から命令を読みだし実行するとき
に、ベクトル・パイプライン命令がデコーダ１２により
解読されると、ベクトル命令制御回路１３が、前記実行
ユニット５に起動信号を与える。そして同時に、前記ベ
クトル命令制御回路１３が、前記第１のマルチプレクサ
１８がプログラムカウンタレジスタ１７の出力を選択し
プログラムカウンタレジスタ１７がデータを自己保持す
るよう制御する。さらに前記第２のマルチプレクサ２１
が第１のパイプラインレジスタ１５の出力を選択し、第
１のパイプラインレジスタ１４がデータを自己保持する
よう制御することにより、前記ベクトル・パイプライン
命令を連続して複数サイクル実行させるよう制御する。
ここで、上記プログラムカウンタ１７及びパイプライン
レジスタ１５がデータを自己保持させる手段として、直
接これらのレジスタの書き込みクロックを停止させても
良い。そして、前記ベクトル命令制御回路１３が、前記
実行ユニット５から終了信号を受け取ると、前記ベクト
ル・パイプライン命令の内容に応じて、一定サイクル遅
延させて、前記第１のマルチプレクサ１８および第２の
マルチプレクサ２１の制御を解除し、プログラムカウン
タレジスタ１７の自己保持および第１のパイプラインレ
ジスタ１５の自己保持を解除することにより、前記ベク
トル・パイプライン命令以降の命令を逐次的に実行させ
る。

【００２３】図４は図１の実行ユニットを示すブロック
図である。図４において、実行ユニット５は、第１,第
２,第３のアドレス発生器３０,３１,３２からなるアド
レス発生器２と、第１,第２,第３のデータメモリ３３,
３４,３５からなるデータメモリ３と、データ処理回路
４を有する。第１,第２のアドレス発生器３０,３１がそ
れぞれ第１,第２のデータメモリ３３,３４のアドレスを
発生し、第１,第２のデータメモリ３３,３４から読みだ
されたデータがデータ処理回路４で演算処理され、第３
のアドレス発生器３２が第３のデータメモリ３５のアド
レスを発生し、データ処理回路４で演算処理されたデー
タを第３のデータメモリ３５に書き込むよう接続されて
いる。そして、データ処理回路４はALU３６、乗算器３
７、第１,第２のパイプライン演算器３８,３９を有する
演算器ブロック４０と、レジスタ４１、累算器４２、お
よび演算器ブロック４０・レジスタ４１・累算器４２間
のデータの流れを切り替えるデータパス選択回路４３に
より構成されている。

【００２４】図５は本発明のプロセッサにおけるベクト
ル命令制御回路を示すブロック図である。図５におい
て、ベクトル命令制御回路１３は、ソースメモリ・アド
レス発生器の起動信号発生部５０と、ディスティネーシ
ョンメモリ・アドレス発生器の起動信号発生部５１と、
第１のマルチプレクサ制御信号発生部５２と、第２のマ
ルチプレクサ制御信号発生部５３と、ベクトル命令遅延
解析器５４により構成される。

【００２５】そして、ソースメモリ・アドレス発生器の
起動信号発生部５０は、デコーダ１２がベクトルパイプ
ライン命令を解読してベクトル命令制御回路１３に出力
するベクトル命令信号により、ソースメモリ・アドレス
発生器２の起動信号をアサートし、アドレス発生器２が
出力する終了信号によりネゲートするよう制御される。
図５では、ＲＳフリップフロップ５５を用いて、ベクト
ル命令信号により起動信号がセットされ、終了信号によ
りリセットされるまでアサートされる。

【００２６】次に、ディスティネーションメモリ・アド
レス発生器の起動信号発生部５１は、前記ベクトル命令
信号が入力される第１のシフトレジスタ５６と、第１の
シフトレジスタ５６の各遅延出力の１つを選択して出力
する第３のマルチプレクサ５７により構成される。デコ
ーダ１２は、前記ベクトル命令信号を出力するときに同
時に、ベクトルパイプライン命令の種類を解読してベク
トル命令種別信号を出力する。このベクトル命令種別信
号により前記ベクトル命令遅延解析器５４が必要な遅延
を判断して前記第３のマルチプレクサ５７が制御され
る。そしてこの第３のマルチプレクサ５７の出力がディ
スティネーションメモリ・アドレス発生器及び累積器の
起動信号として供給される。

【００２７】次に、第２のマルチプレクサ制御信号発生
部５３は、前記終了信号が入力される第２のシフトレジ
スタ５８と、第２のシフトレジスタ５８の各遅延出力の
１つを選択して出力する第４のマルチプレクサ５９とＡ
ＮＤゲート６０で構成される。前記第４のマルチプレク
サ５９は前記ベクトル命令遅延解析器５４がベクトル命
令種別信号により必要な遅延を判断して制御される。そ
して前記ベクトル命令信号により第２のマルチプレクサ
制御信号をアサートし、第４のマルチプレクサの出力に
よりネゲートするよう制御される。図５では、ＡＮＤゲ
ート６０を用いて、ベクトル命令信号により第２のマル
チプレクサ制御信号をアサートし、第４のマルチプレク
サの出力によりネゲートされるまで状態を保持する。以
上により、ベクトルパイプライン命令を実行するときに
は、図３のマルチプレクサ２１は、第１のパイプライン
レジスタ１５がデータを自己保持するよう制御され、他
の命令を実行するときには、プログラムメモリ１１を選
択するよう制御される。

【００２８】最後に、第１のマルチプレクサ制御信号発
生部５２は、第２のマルチプレクサ制御信号発生部５３
と、第１のマルチプレクサ制御回路６１により構成され
ている。前記第２のマルチプレクサ制御信号と、前記デ
コーダ１２から出力されるアドレス分岐制御信号の制御
より、第１のマルチプレクサ制御回路６１が第１のマル
チプレクサ制御信号を出力する。以上により、ベクトル
パイプライン命令を実行するときには、図３のマルチプ
レクサ１８は、プログラムカウンタレジスタ１７がデー
タを自己保持するよう制御され、他の命令を実行すると
きには、インクリメンタ１９または分岐アドレス制御回
路２０を選択するよう制御される。

【００２９】図６は本発明のプロセッサにおけるアドレ
ス発生器を示すブロック図である。図６において、アド
レス発生器２は、アドレス演算器６７とサイクルカウン
タ６８と終了判定回路６９で構成される。そして、ベク
トルパイプライン命令を実行するときにプログラム制御
回路１のベクトル命令制御回路１３から与えられる起動
信号がアサートされている期間、起動信号の制御により
アドレス演算器６７がデータメモリ３のアドレスを順次
発生する。また同時にサイクルカウンタ６８が、起動信
号によりアドレス演算器６７が発生したアドレスの数を
計数する。そしてサイクルカウンタ６８の値が、一定値
になると終了判定回路６９が終了信号を出力するよう制
御される。ここでアドレス演算器６７は、従来のポイン
タや２次元アドレス演算器等で構成することが出来る。
またベクトルパイプライン命令以外の命令を実行すると
きには、アドレス演算器６７は、プログラム制御回路１
のデコーダ１２の各部制御信号により制御され、１つず
つアドレスを発生する。

【００３０】以上の構成により、前記従来の命令を実行
するときは、実行ユニット５は１サイクルで実行が終了
するように単一動作の機能およびデータパスが選択され
る。

【００３１】また、前記ベクトルパイプライン命令を実
行するときは、第１,第２のソースデータメモリ３３,３
４の出力を、前記演算器ブロック４０に入力し、演算器
ブロック４０の出力を第３のディスティネーションデー
タメモリ３５又は累算器４２に入力するよう、実行ユニ
ット５の機能およびデータパスが選択される。

【００３２】そして、プログラム制御回路１から前記第
１,第２のソースデータメモリ３３,３４のアドレスを発
生する第１第２のアドレス発生器３０、３１に第１第２
の起動信号が与えられることにより、第１のアドレス発
生器３０、３１が、前記プログラム制御回路１から独立
して、予め設定されたシーケンスで一連のアドレスの発
生を開始する。そして発生したアドレスに応じて、前記
ソースデータメモリ３３、３４から一連のベクトルデー
タを読みだし、前記演算器ブロック４０が連続して演算
処理する。

【００３３】そして演算器ブロック４０の出力のベクト
ルデータは、プログラム制御回路１から前記ディスティ
ネーションデータメモリ３５のアドレスを発生する第３
のアドレス発生器３２に実行ユニット５のパイプライン
遅延段数分、即ち実行ユニット５のパイプラインの段数
から１を引いたサイクル数分だけ遅れて第３の起動信号
が与えられることにより、第３のアドレス発生器３２
が、一連のアドレスの発生を開始し、連続して前記ディ
スティネーションデータメモリ３５に書き込むか、又は
プログラム制御回路１から累算器４２に実行ユニット５
のパイプライン遅延段数分遅れて第４の起動信号が与え
られることにより、前記累算器４２が累算を開始する。

【００３４】以上のように、複数サイクルでベクトルパ
イプライン演算を実行し、前記第１のアドレス発生器３
０が予め設定された数のアドレスの発生を終了すると、
前記プログラム制御回路１に終了信号を返すよう制御さ
れるものである。

【００３５】ここでソースデータメモリを３３,３４、
ディスティネーションデータメモリを３５とした実施例
を説明したが、これらの組み合わせは任意であることは
言うまでもない。また終了信号を第１のアドレス発生器
３０が出力するとしたが、他のアドレス発生器が終了信
号を発生しても問題はない。

【００３６】図７、図８は本発明のプロセッサの動作を
説明するタイミング図である。本発明のプロセッサは、
従来の命令セットに追加してベクトル・パイプライン命
令を実装したプロセッサであり、図３のプログラム制御
回路、および図４の実行ユニットで構成されるものであ
る。そして、ベクトルパイプライン命令は、ソースデー
タメモリに蓄えられているベクトルデータを読みだし
て、演算器で演算し、出力ベクトルデータをディスティ
ネーションデータメモリに書き込む第１の種類のベクト
ルパイプライン命令と、前記演算器の出力ベクトルデー
タを累算器１０で累算する第２の種類のベクトルパイプ
ライン命令をもっている。

【００３７】第１の種類のベクトルパイプライン命令
は、（数１）で示したパイプライン並列演算を実行し、
第２の種類のベクトルパイプライン命令は、（数２）で
示したパイプライン並列演算を実行するものである。そ
して、図７は第１の種類のベクトルパイプライン命令の
動作を説明する動作タイミング図であり、図８は第１の
種類のベクトルパイプライン命令の動作を説明する動作
タイミング図である。

【００３８】図７に、図３のプログラム制御回路１がプ
ログラムメモリ１１に蓄積された命令を逐次読みだし
て、図４の実行ユニット５が実行制御される様子を示
す。図７においてＮ番地の命令が本発明によるパイプラ
イン処理を実行するベクトルパイプライン命令である。
図７においても、Ｎ番地の命令以外は従来の単一動作命
令であり、かつ分岐命令でないとする。

【００３９】ここでは、Ｎ番地のベクトルパイプライン
命令は、第１のデータメモリ３３と第２のデータメモリ
３４に蓄えられているベクトルデータを読みだして、第
１のパイプライン演算器３８で演算し、出力ベクトルデ
ータを第３のデータメモリ３５に書き込むことを指示し
ている第１の種類のベクトルパイプライン命令であると
する。また、前記ベクトルデータはｍ個の要素のベクト
ルとしている。

【００４０】図７において、命令読みだしサイクル、デ
コードサイクル、命令実行サイクルにおいて各サイクル
で何番地の命令が処理されているかが示されている。ま
たベクトルパイプライン命令が実行されるときの各部の
動作タイミングが示されている。図３のプログラム制御
回路１が逐次的にプログラムを実行制御するときに、従
来の単一動作命令すなわちALU演算、乗算、１データの
ロード、ストアなどを実行するときの動作は、従来のプ
ロセッサと同様である。すなわち、プログラムメモリ１
１からの命令読みだしサイクル、デコードサイクル、命
令実行サイクルがパイプラインで逐次される。そして図
４の実行ユニット５はデコーダ１２で解読された単一動
作命令の内容に応じて、データパス選択回路４３により
データパスが選択され、１サイクルで実行が終了する。
図７に示したN-2,N-1番地の命令実行サイクルはこの従
来の単一動作命令の実行の様子が示されている。

【００４１】次にベクトルパイプライン命令が読みださ
れ実行するときの動作を説明する。まず、実行ユニット
５はデコーダ１２で解読されたベクトルパイプライン命
令の内容に応じて、データパス選択回路４３により、ソ
ースデータメモリ３３、３４の出力を、第１のパイプラ
イン演算器３８に入力し、演算器３８の出力をディステ
ィネーションデータメモリ３５に入力するようデータパ
スが選択される。さらに、ここでは第１のパイプライン
演算器３８は、２段のパイプラインで実現されているも
のとするが、特に制限はない。画像処理のためには、フ
ィルタ演算器や、コサイン変換器（ＤＣＴ）などの、専
用パイプライン演算器などを集積すると、パイプライン
並列度に応じて、性能がたとえば１０〜１００倍と飛躍
的に向上する。

【００４２】前記Ｎ番地のベクトル・パイプライン命令
がデコーダ１２により解読されると、前記ベクトル命令
制御回路１３が、図７に示したようにマルチプレクサ制
御信号を出力する。これにより、前記第１のマルチプレ
クサ１８がプログラムカウンタレジスタ１７の出力を選
択しプログラムカウンタレジスタ１７がデータを自己保
持するよう制御する。さらに前記第２のマルチプレクサ
２１が第１のパイプラインレジスタ１５の出力を選択し
パイプラインレジスタ１５がデータを自己保持するよう
制御する。よって図７に示すように、Ｎ番地のベクトル
・パイプライン命令を連続して複数サイクルで実行でき
るよう制御する。

【００４３】そしてまた、前記Ｎ番地のベクトル・パイ
プライン命令がデコーダ１２により解読されると、プロ
グラム制御回路１のベクトル命令制御回路１３から第
１、第２のアドレス発生器３０、３１に第１、第２の起
動信号がそれぞれ与えられ、アドレス発生器３０、３１
はプログラム制御回路１から独立して、あらかじめ設定
されたシーケンスでそれぞれｍ個のアドレスを連続サイ
クルで発生し、第１、第２のデータメモリ３３、３４よ
り図７に示すようにそれぞれ連続的にｍ個のメモリ読み
だしサイクルが開始される。ここでは、前記２段のパイ
プライン演算器３８が連続して、図７の演算１、演算２
に示すようにパイプライン演算処理し、パイプライン演
算器３８の出力のベクトルデータは、第３のデータメモ
リ３５に入力される。

【００４４】ここで、プログラム制御回路１から前記デ
ィスティネーションデータメモリ３５のアドレスを発生
する第３のアドレス発生器３２に実行ユニットのパイプ
ライン遅延段数分遅れて、即ち演算１、演算２、書き込
みの３サイクル分遅れて、第３の起動信号が与えられる
ことにより、第３のアドレス発生器３２が、一連のアド
レスの発生を開始し、連続して前記ディスティネーショ
ンデータメモリ３５に書き込まれる。プログラム制御回
路１は、現在のＮ番地のベクトルパイプライン命令がメ
モリ読みだし、演算１、演算２、メモリ書き込みの４段
のパイプライン処理であることは解読しており、この情
報を用いて、アドレス発生器３２への第３の起動信号を
第１第２のアドレス発生器３０、３１への第１第２の起
動信号より３サイクル遅らせて与えることができる。

【００４５】以上のような制御が行なわれる事により、
図７に示すように、それぞれｍ個のベクトルデータに対
して、メモリ読みだし、演算１、演算２、メモリ書き込
みの４段のパイプライン処理が連続実行できる。

【００４６】そして、第１のアドレス発生器３０はｍ個
のアドレスの発生を終了すると、プログラム制御回路１
に対して第１の終了信号を与える。前記ベクトル命令制
御回路１３が、第１の終了信号を受け取ると、前記Ｎ番
地のベクトル・パイプライン命令の処理内容に応じて、
図７に示すように、一定サイクル遅延させて、前記マル
チプレクサ１８およびマルチプレクサ２１の制御信号を
解除し、プログラムカウンタレジスタ１７の自己保持お
よびパイプラインレジスタ１５の自己保持を解除し、前
記プログラムカウンタ１０およびパイプラインレジスタ
１５を再起動させる。

【００４７】ここで一定サイクルとは、Ｎ番地のベクト
ル・パイプライン命令では２サイクルである。前述のよ
うに、プログラム制御回路１は、現在のＮ番地のベクト
ルパイプライン命令がメモリ読みだし、演算１、演算
２、メモリ書き込みの４段のパイプライン処理であるこ
とは解読しており、この情報を用いて、前記第１の終了
信号を受け取ってから一定サイクルすなわち２サイクル
遅らせて制御信号を解除することができる。３サイクル
でなく２サイクルとするのは、マルチプレクサ制御信号
を解除しても、プログラム制御回路のパイプライン構成
により、さらに１サイクルＮ番地の命令が実行されるた
め、１サイクル分早く制御信号を解除するものである。

【００４８】前記プログラムカウンタ１０およびパイプ
ラインレジスタ１５が再起動した後、Ｎ番地のベクトル
・パイプライン命令にかかわるすべてのパイプラインサ
イクルが終了し、Ｎ番地のベクトルパイプライン命令以
降の命令、すなわちN+1,N+2,N+3番地の命令が従来のプ
ロセッサ同様逐次実行される。

【００４９】以上、本発明の実施例によれば、ベクトル
パイプライン命令１命令により、（数１）で示したパイ
プライン並列演算が実現でき、パイプライン並列度に応
じて、性能が１０〜１００倍と飛躍的に向上する。また
プログラムメモリのステップ数も１ステップに圧縮でき
る。

【００５０】図８は本発明のプロセッサの他の動作を説
明するタイミング図である。以下、本発明のプロセッサ
の他の動作を図８と用いて説明する。図８において、図
７と異なるのは、Ｎ番地のベクトルパイプライン命令
が、第２のデータメモリ３４と第３のデータメモリ３５
に蓄えられているベクトルデータを読みだして、ALU３6
で演算し、出力ベクトルデータを累算器４２で累算する
ことを指示している第２の種類のベクトルパイプライン
命令であることである。図８においても、命令読みだし
サイクル、デコードサイクル、命令実行サイクルにおい
て各サイクルで何番地の命令が処理されているかが示さ
れている。またベクトルパイプライン命令が実行される
ときの各部の動作タイミングが示されている。

【００５１】図３のプログラム制御回路１が逐次的にプ
ログラムを実行制御するときに、従来の単一動作命令す
なわちALU演算、乗算、１データのロード、ストアなど
を実行するときの動作は、従来のプロセッサと同様であ
る。図８に示したN-2,N-1番地の命令実行サイクルはこ
の従来の単一動作命令の実行の様子が示されている。

【００５２】次にベクトルパイプライン命令が読みださ
れ実行するときの動作を説明する。まず、実行ユニット
５はデコーダ１２で解読されたベクトルパイプライン命
令の内容に応じて、データパス選択回路４３により、ソ
ースデータメモリ３４、３５の出力を、ALU３６に入力
し、ALU３６の出力を累算器４２に入力するようデータ
パスが選択される。ここでは演算器としてALU３６を選
択しているが特に制限はない。

【００５３】前記Ｎ番地のベクトル・パイプライン命令
がデコーダ１２により解読されると、前記ベクトル命令
制御回路１３が、図８に示したようにマルチプレクサ制
御信号を出力する。これにより、前記第１のマルチプレ
クサ１８がプログラムカウンタレジスタ１７の出力を選
択しプログラムカウンタレジスタ１７がデータを自己保
持するよう制御する。さらに前記第２のマルチプレクサ
２１が第１のパイプラインレジスタ１５の出力を選択し
パイプラインレジスタ１５がデータを自己保持するよう
制御する。よって図８に示すように、Ｎ番地のベクトル
・パイプライン命令を連続して複数サイクルで実行でき
るよう制御する。

【００５４】そしてまた、前記Ｎ番地のベクトル・パイ
プライン命令がデコーダ１２により解読されると、プロ
グラム制御回路１のベクトル命令制御回路１３から第
２,第３のアドレス発生器３１,３２に第２,第３の起動
信号がそれぞれ与えられ、アドレス発生器３１,３２は
プログラム制御回路１から独立して、あらかじめ設定さ
れたシーケンスでそれぞれｍ個のアドレスを連続サイク
ルで発生し、第２,第３のデータメモリ３４,３５より図
８に示すようにそれぞれ連続的にｍ個のメモリ読みだし
サイクルが開始される。そしてここでは、ALU３６が演
算処理し、ALU３６の出力のベクトルデータは、累算器
４２に入力される。ここで、プログラム制御回路１から
累算器４２に実行ユニットのパイプライン遅延段数分遅
れて、即ちALU演算、累算の2サイクル分遅れて、累算器
４２に第４の起動信号が与えられることにより、累算を
開始する。

【００５５】プログラム制御回路１は、現在のＮ番地の
ベクトルパイプライン命令がメモリ読みだし、ALU演
算、累算の３段のパイプライン処理であることは解読し
ており、この情報を用いて、累算器４２への第４の起動
信号を第２,第３のアドレス発生器３１,３２への第２,
第３の起動信号より２サイクル遅らせて与えることがで
きる。

【００５６】以上のような制御が行なわれる事により、
図８に示すように、それぞれｍ個のベクトルデータに対
して、メモリ読みだし、ALU演算、累算の３段のパイプ
ライン処理が連続実行できる。そして、第２のアドレス
発生器３１はｍ個のアドレスの発生を終了すると、プロ
グラム制御回路１に対して第２の終了信号を与える。

【００５７】前記ベクトル命令制御回路１３が、第２の
終了信号を受け取ると、前記Ｎ番地のベクトル・パイプ
ライン命令の処理内容に応じて、図８に示すように、一
定サイクル遅延させて、前記マルチプレクサ１８および
マルチプレクサ２１の制御信号を解除し、プログラムカ
ウンタレジスタ１７の自己保持およびパイプラインレジ
スタ１５の自己保持を解除し、前記プログラムカウンタ
１０およびパイプラインレジスタ１５を再起動させる。
ここで一定サイクルとは、Ｎ番地のベクトル・パイプラ
イン命令では１サイクルである。前述のように、プログ
ラム制御回路１は、現在のＮ番地のベクトルパイプライ
ン命令がメモリ読みだし、ALU演算、累算の３段のパイ
プライン処理であることは解読しており、この情報を用
いて、前記第１の終了信号を受け取ってから一定サイク
ルすなわち１サイクル遅らせて制御信号を解除すること
ができる。２サイクルでなく１サイクルとするのは、制
御信号を解除しても、プログラム制御回路のパイプライ
ン構成により、さらに１サイクルＮ番地の命令が実行さ
れるため、１サイクル分早く制御信号を解除するもので
ある。

【００５８】前記プログラムカウンタ１０およびパイプ
ラインレジスタ１５が再起動した後、Ｎ番地のベクトル
・パイプライン命令にかかわるすべてのパイプラインサ
イクルが終了し、Ｎ番地のベクトルパイプライン命令以
降の命令、すなわちN+1,N+2,N+3番地の命令が従来のプ
ロセッサ同様逐次実行される。

【００５９】以上、本発明の実施例によれば、ベクトル
パイプライン命令１命令により、（数２）で示したパイ
プライン並列演算が実現でき、パイプライン並列度に応
じて、性能が１０〜１００倍と飛躍的に向上する。また
プログラムメモリのステップ数も１ステップに圧縮でき
る。

【００６０】なお、図１から図８に示した本発明の実施
例において、それぞれのアドレス発生器が、本発明者が
先に提案した２次元データの矩形領域のアドレスを発生
する特願平２ー４１４２４号（２次元アドレス発生器お
よびその制御方式）記載の２次元アドレス発生器の機能
を有するようにすれば、画像データのように２次元のデ
ータ構造を持つものに対して、非常に効率よく処理する
ことが可能になる。

【００６１】

【発明の効果】以上述べたように、本発明によれば、従
来の単一動作を指示する命令セットに、さらにパイプラ
イン処理のための特定の命令を追加実装したプロセッサ
が実現できる。本発明のプロセッサは、特定の命令が読
みだされると、データメモリの内容をあらかじめ設定し
た順序で逐次読みだし、この読みだしサイクルと並列に
演算サイクルを実行させるパイプライン処理を行ない、
演算器の出力を別のデータメモリに並列に逐次書き込む
かまたは累算器で逐次累算する。そして、設定した数の
データの演算を終了すると、従来のプロセッサ同様、前
記特定の命令の次のステップの命令からまた逐次実行す
るものである。

【００６２】信号処理において頻出する（数１）または
（数２）で示される演算を行なう時に、本発明のプロセ
ッサの特定の命令と、従来のプロセッサの命令セットを
用いて実行する場合とを比較すると、演算機能にも依存
するが、およそ１０〜１００倍の処理サイクルの高速化
が達成できる。また、プログラムステップも同時に扱う
データ量にも依存するが、多大の容量を必要とし、プロ
グラムメモリの大量消費となっていたものを１命令すな
わち１ステップで実現してしまうものである。

【図面の簡単な説明】

【図１】本発明のプロセッサの概念を示すブロック図

【図２】本発明のプロセッサの動作を説明するタイミン
グ図

【図３】本発明のプロセッサのプログラム制御回路を示
すブロック図

【図４】本発明のプロセッサの実行ユニットを示すブロ
ック図

【図５】本発明のプロセッサにおけるベクトル命令制御
回路を示すブロック図

【図６】本発明のプロセッサにおけるアドレス発生器を
示すブロック図

【図７】本発明のプロセッサの動作を説明するタイミン
グ図

【図８】本発明のプロセッサの他の動作を説明するタイ
ミング図

【符号の説明】

１ プログラム制御回路 ２ アドレス発生器 ３ データメモリ ４ データ処理回路 ５ 実行ユニット １０ プログラムカウンタ １１ プログラムメモリ １２ デコーダ １３ ベクトル命令制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大谷 昭彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 児玉 久 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 岡本 潔 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭58−189770（ＪＰ，Ａ) 特開 昭57−50051（ＪＰ，Ａ) 特公 昭54−33825（ＪＰ，Ｂ２)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】ベクトル・パイプライン命令を含む複数の
   命令を実装するとともに、プログラム制御回路とアドレ
   ス発生器とデータメモリと前記ベクトル・パイプライン
   命令に基づくパイプライン演算を実行するデータ処理回
   路を備えたプログラム制御型プロセッサであって、前記プログラム制御回路は、 プログラムメモリとプログ
   ラムカウンタとデコーダとベクトル命令制御回路とを含
   み、前記ベクトル命令制御回路は、 前記ベクトル・パイプラ
   イン命令が前記プログラムメモリから読みだされた後、
   前記デコーダによって解読されたとき、前記プログラム
   カウンタを停止させるとともに、前記アドレス発生器に
   起動信号を出力させることにより、前記ベクトル・パイ
   プライン命令を継続して発行させるよう制御し、 前記アドレス発生器は、この 起動信号に基づいて、予め
   設定されたシーケンスに従ってアドレスを連続的に発生
   し、予め設定された数のアドレスの発生を終了したとき
   終了信号を前記ベクトル命令制御回路に出力し、 前記データメモリは、 このアドレス発生器によって発生
   されたアドレスに基づいて予め格納されたデータを出力
   し、 前記データ処理回路は、前記データメモリから出力され
   たデータに基づいて前記プログラム制御回路の制御に従
   って前記パイプライン演算を実行し、 前記ベクトル命令制御回路は、前記終了信号を受信した
   ときから前記ベクトル・パイプライン命令により特定さ
   れるサイクル数の後、前記プログラムカウンタを再起動
   させ、前記ベクトル・パイプライン命令の次の命令から
   再度逐次実行するよう制御し、 前記ベクトル命令制御回路が、 前記ベクトル・パイプライン命令が前記デコーダによっ
   て解読されて出力されるベクトル命令信号に基づいて、
   前記アドレス発生器の起動信号をセットして前記アドレ
   ス発生器に出力し、前記アドレス発生器から出力される
   前記終了信号に基づいて前記アドレス発生器の起動信号
   をリセットする起動信号発生部と、 所定の複数段数の遅延回路を有し、前記終了信号を遅延
   させて出力するシフト レジスタと、 前記ベクトル・パイプライン命令が解読された結果であ
   るベクトル命令種別信号に基づいて前記シフトレジスタ
   の各遅延回路の各出力のうちの１つを選択して前記選択
   した信号を遅延終了信号として出力するマルチプレクサ
   と、 前記ベクトル命令信号に基づいて、前記プログラムカウ
   ンタの停止信号を発生させるとともに、前記マルチプレ
   クサから出力される前記遅延終了信号に基づいて停止信
   号をリセットし前記プログラムカウンタを再起動させる
   信号発生器とを備えた ことを特徴とするプログラム制御
   型プロセッサ。
2. 【請求項２】前記ベクトル・パイプライン命令の中に、
   データ処理回路でパイプライン処理された後、ディステ
   ィネーションメモリへ格納するベクトル・パイプライン
   命令を有しており、 前記アドレス発生器はさらにディスティネーションメモ
   リ・アドレス発生器を備え、 前記ベクトル命令制御回路はさらに、所定の複数段数の
   遅延回路を有し前記ベクトル命令信号を遅延させて出力
   する第２のシフトレジスタと、前記デコーダによって前
   記ベクトル・パイプライン命令が解読された結果である
   ベクトル命令種別信号に基づいて前記第２のシフトレジ
   スタの各遅延回路の各出力の内の１つを選択して前記選
   択した信号を前記ディスティネーションメモリ・アドレ
   ス発生器に出力する第２のマルチプレクサとを含む第２
   の起動信号発生部を備えた ことを特徴とする請求項１記
   載のプログラム制御型プロセッサ。
3. 【請求項３】前記ベクトル・パイプライン命令の中に、
   データ処理回路でパイプライン処理された後、累算器で
   累算処理するベクトル・パイプライン命令を有してお
   り、 前記ベクトル命令制御回路はさらに、所定の複数段数の
   遅延回路を有し前記ベクトル命令信号を遅延させて出力
   する第２のシフトレジスタと、前記デコーダによって前
   記ベクトル・パイプライン命令が解読された結果である
   ベクトル命令種別信号に基づいて前記第２のシフトレジ
   スタの各遅延回路の各出力の内の１つを選択して前記選
   択した信号を前記累算器の起動信号として出力する第２
   のマルチプレクサとを含む第２の起動信号発生部を備え
   た ことを特徴とする請求項１記載のプログラム制御型プ
   ロセッサ。