JP3062892B2 - 演算処理装置 - Google Patents
演算処理装置Info
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- JP3062892B2 JP3062892B2 JP3052316A JP5231691A JP3062892B2 JP 3062892 B2 JP3062892 B2 JP 3062892B2 JP 3052316 A JP3052316 A JP 3052316A JP 5231691 A JP5231691 A JP 5231691A JP 3062892 B2 JP3062892 B2 JP 3062892B2
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- Japan
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- instruction
- multiplexers
- address
- operation system
- system decoder
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Description
【０００１】
【産業上の利用分野】本発明は演算処理装置に関し、特
に、ＤＳＰ(Digital Signal Processor:ディジタル・シ
グナル・プロセッサ) 等の高速処理が可能な演算処理装
置に関する。近年、各種プロセッサ・システムのデジタ
ル化に伴ってプロセッサ自身に対する高速化および高効
率化の要求が強くなっている。しかし、同一の命令（命
令群）を繰り返すリサイクル処理に付いては、プロセッ
サ内の動作速度は上がっているにも関わらず、同じ命令
コードを何度も繰り返してプログラムメモリから読み取
っているためアクセスタイムに無駄が生じている。そこ
で、リサイクル処理を高速に実行することのできる演算
処理装置が要望されている。
に、ＤＳＰ(Digital Signal Processor:ディジタル・シ
グナル・プロセッサ) 等の高速処理が可能な演算処理装
置に関する。近年、各種プロセッサ・システムのデジタ
ル化に伴ってプロセッサ自身に対する高速化および高効
率化の要求が強くなっている。しかし、同一の命令（命
令群）を繰り返すリサイクル処理に付いては、プロセッ
サ内の動作速度は上がっているにも関わらず、同じ命令
コードを何度も繰り返してプログラムメモリから読み取
っているためアクセスタイムに無駄が生じている。そこ
で、リサイクル処理を高速に実行することのできる演算
処理装置が要望されている。
【０００２】
【従来の技術】図３は従来の演算処理装置の一例を示す
ブロック図である。同図に示されるように、従来の演算
処理装置は、プログラムカウンタ11, レジスタ12,13,リ
ピートカウンタ14, プログラムメモリ15, 命令レジスタ
16, 命令デコーダ17, および,実行回路18を備えてい
る。
ブロック図である。同図に示されるように、従来の演算
処理装置は、プログラムカウンタ11, レジスタ12,13,リ
ピートカウンタ14, プログラムメモリ15, 命令レジスタ
16, 命令デコーダ17, および,実行回路18を備えてい
る。
【０００３】プログラムカウンタ11はプログラムメモリ
15内の所定アドレスを指示して命令を読み出すためのカ
ウンタであり、レジスタ12はリサイクル処理（リピート
処理）を開始するリピートスタートアドレスを保持する
ためのものであり、また、レジスタ13はリサイクル処理
を終了するリピートエンドアドレスを保持するためのも
のである。また、リピートカウンタ14は、レジスタ12お
よび13の間の命令コードのサイクル数を予め入れておく
ためのカウンタである。ここで、プログラムメモリ15に
は、プログラムや入出力データ等が格納されている。
15内の所定アドレスを指示して命令を読み出すためのカ
ウンタであり、レジスタ12はリサイクル処理（リピート
処理）を開始するリピートスタートアドレスを保持する
ためのものであり、また、レジスタ13はリサイクル処理
を終了するリピートエンドアドレスを保持するためのも
のである。また、リピートカウンタ14は、レジスタ12お
よび13の間の命令コードのサイクル数を予め入れておく
ためのカウンタである。ここで、プログラムメモリ15に
は、プログラムや入出力データ等が格納されている。
【０００４】命令レジスタ16はプログラムメモリ15から
読み出した命令を一時格納するためのレジスタであり、
命令デコーダ17は命令レジスタ16に格納された命令を解
読するためのデコーダであり、また、実行回路18は命令
デコーダ17で解読された命令コードを実行する回路であ
る。
読み出した命令を一時格納するためのレジスタであり、
命令デコーダ17は命令レジスタ16に格納された命令を解
読するためのデコーダであり、また、実行回路18は命令
デコーダ17で解読された命令コードを実行する回路であ
る。
【０００５】
【発明が解決しようとする課題】上述した図３に示す演
算処理装置において、ある命令（または命令群）を繰り
返し実行するリサイクル処理を行う場合、リピートカウ
ンタ14にサイクル数を予め入れておき、レジスタ12に保
持されたリピートスタートアドレスとレジスタ13に保持
されたとリピートエンドアドレスとの間をリピートカウ
ンタ14の数だけプログラムカウンタ11がリサイクルする
ことによって実行されていた。そのため、同じ命令コー
ドを１サイクル毎にプログラムメモリ15から命令レジス
タ16へロードすることになっていた。その結果、プログ
ラムメモリ15に対するアクセスタイムおよび命令レジス
タ16に対するロードタイムもリサイクルされることにな
り、動作速度が遅くなるという課題があった。特に、速
い動作速度を必要とするＤＳＰ等の演算処理装置では非
常に効率が悪くなっていた。
算処理装置において、ある命令（または命令群）を繰り
返し実行するリサイクル処理を行う場合、リピートカウ
ンタ14にサイクル数を予め入れておき、レジスタ12に保
持されたリピートスタートアドレスとレジスタ13に保持
されたとリピートエンドアドレスとの間をリピートカウ
ンタ14の数だけプログラムカウンタ11がリサイクルする
ことによって実行されていた。そのため、同じ命令コー
ドを１サイクル毎にプログラムメモリ15から命令レジス
タ16へロードすることになっていた。その結果、プログ
ラムメモリ15に対するアクセスタイムおよび命令レジス
タ16に対するロードタイムもリサイクルされることにな
り、動作速度が遅くなるという課題があった。特に、速
い動作速度を必要とするＤＳＰ等の演算処理装置では非
常に効率が悪くなっていた。
【０００６】本発明は、上述した従来の演算処理装置が
有する課題に鑑み、リサイクル処理を高速に実行するこ
とを目的とする。
有する課題に鑑み、リサイクル処理を高速に実行するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、プログ
ラムカウンタ１でプログラムメモリ２内の所定アドレス
を指示して命令を読み出し実行する演算処理装置であっ
て、前記プログラムメモリ２から読み出された命令を保
持する複数の命令レジスタ3,4 と、該各命令レジスタ3,
4 の出力を順次選択する複数のマルチプレクサ5,6 と、
該各マルチプレクサ5,6 に対してそれぞれ設けられ、当
該マルチプレクサ5,6 を介して供給される命令のアドレ
ス演算を行う複数のアドレス演算系デコーダ７および複
数のデータ演算系デコーダ８とを具備し、前記複数の命
令レジスタ3,4 に保持された命令を前記各マルチプレク
サ5,6 で順次切り換えて当該マルチプレクサ5,6 に対応
するアドレス演算系デコーダ７およびデータ演算系デコ
ーダ８に供給することによりリサイクル処理を実行する
ようにしたことを特徴とする演算処理装置が提供され
る。
ラムカウンタ１でプログラムメモリ２内の所定アドレス
を指示して命令を読み出し実行する演算処理装置であっ
て、前記プログラムメモリ２から読み出された命令を保
持する複数の命令レジスタ3,4 と、該各命令レジスタ3,
4 の出力を順次選択する複数のマルチプレクサ5,6 と、
該各マルチプレクサ5,6 に対してそれぞれ設けられ、当
該マルチプレクサ5,6 を介して供給される命令のアドレ
ス演算を行う複数のアドレス演算系デコーダ７および複
数のデータ演算系デコーダ８とを具備し、前記複数の命
令レジスタ3,4 に保持された命令を前記各マルチプレク
サ5,6 で順次切り換えて当該マルチプレクサ5,6 に対応
するアドレス演算系デコーダ７およびデータ演算系デコ
ーダ８に供給することによりリサイクル処理を実行する
ようにしたことを特徴とする演算処理装置が提供され
る。
【０００８】
【作用】本発明の演算処理装置によれば、プログラムメ
モリ２から読み出された命令は複数の命令レジスタ3,4
に保持され、該各命令レジスタ3,4の出力は複数のマル
チプレクサ5,6 により順次選択される。そして、複数の
命令レジスタ3,4 に保持された命令は、各マルチプレク
サ5,6 で順次切り換えて当該マルチプレクサ5,6に対応
するアドレス演算系デコーダ７およびデータ演算系デコ
ーダ８に供給される。これにより、リサイクル処理を高
速に実行することができる。
モリ２から読み出された命令は複数の命令レジスタ3,4
に保持され、該各命令レジスタ3,4の出力は複数のマル
チプレクサ5,6 により順次選択される。そして、複数の
命令レジスタ3,4 に保持された命令は、各マルチプレク
サ5,6 で順次切り換えて当該マルチプレクサ5,6に対応
するアドレス演算系デコーダ７およびデータ演算系デコ
ーダ８に供給される。これにより、リサイクル処理を高
速に実行することができる。
【０００９】
【実施例】以下、図面を参照して本発明に係る演算処理
装置の一実施例を説明する。同図に示されるように、本
実施例の演算処理装置は、プログラムカウンタ１, プロ
グラムメモリ２, 第１および第２の命令レジスタ3,4,第
１および第２のマルチプレクサ5,6,並びに, アドレス演
算系デコーダ７およびデータ演算系デコーダ８を備えて
いる。
装置の一実施例を説明する。同図に示されるように、本
実施例の演算処理装置は、プログラムカウンタ１, プロ
グラムメモリ２, 第１および第２の命令レジスタ3,4,第
１および第２のマルチプレクサ5,6,並びに, アドレス演
算系デコーダ７およびデータ演算系デコーダ８を備えて
いる。
【００１０】プログラムカウンタ１はプログラムメモリ
２内の所定アドレスを指示して命令を読み出すためのカ
ウンタであり、また、該プログラムメモリ２から読み出
された命令は第１および第２の命令レジスタ3,4 に一時
格納される。ここで、プログラムメモリ２には、プログ
ラムや入出力データ等が格納されている。第１および第
２のマルチプレクサ5,6 には、それぞれ第１および第２
の命令レジスタ3,4 の出力が供給されている。すなわ
ち、第１のマルチプレクサ５において、入力端子A1には
第１命令レジスタ３の出力が供給され、また、入力端子
B1には第２命令レジスタ４の出力が供給されている。同
様に、第２のマルチプレクサ６において、入力端子A2に
は第１命令レジスタ３の出力が供給され、また、入力端
子B2には第２命令レジスタ４の出力が供給されている。
ここで、第１のマルチプレクサ５が２個の入力の内の一
方（例えば、第１命令レジスタ３の出力）を選択して出
力するとき、第２のマルチプレクサ６は２個の入力の内
の他方（第２命令レジスタ４の出力）を選択して出力す
ることになる。
２内の所定アドレスを指示して命令を読み出すためのカ
ウンタであり、また、該プログラムメモリ２から読み出
された命令は第１および第２の命令レジスタ3,4 に一時
格納される。ここで、プログラムメモリ２には、プログ
ラムや入出力データ等が格納されている。第１および第
２のマルチプレクサ5,6 には、それぞれ第１および第２
の命令レジスタ3,4 の出力が供給されている。すなわ
ち、第１のマルチプレクサ５において、入力端子A1には
第１命令レジスタ３の出力が供給され、また、入力端子
B1には第２命令レジスタ４の出力が供給されている。同
様に、第２のマルチプレクサ６において、入力端子A2に
は第１命令レジスタ３の出力が供給され、また、入力端
子B2には第２命令レジスタ４の出力が供給されている。
ここで、第１のマルチプレクサ５が２個の入力の内の一
方（例えば、第１命令レジスタ３の出力）を選択して出
力するとき、第２のマルチプレクサ６は２個の入力の内
の他方（第２命令レジスタ４の出力）を選択して出力す
ることになる。
【００１１】第１のマルチプレクサ５の出力はアドレス
演算系デコーダ７に供給され また、第２のマルチプレ
クサ６の出力はデータ演算系デコーダ８に供給されてい
る。ここで、アドレス演算系デコーダ７およびデータ演
算系デコーダ８は、各命令レジスタ3,4 に格納された命
令を解読するためのデコーダである。また、アドレス演
算系デコーダ７の出力は、図示しないアドレス演算回路
(A-UNIT)に供給され、命令を実行するときに必要とされ
る実行アドレス（最終的に得られるアドレスの値）を得
るためにアドレス演算が行われる。例えば、ジャンプ命
令の場合には、プログラムカウンタ(PC)の値に或る数値
を加算（または、減算：アドレス演算）することにより
実行アドレスが得られることになる。さらに、データ演
算系デコーダ８の出力は、図示しない実行回路(E-UNIT)
に供給され、アドレス演算実行後に得られた実行アドレ
スを基に命令が実行されることになる。
演算系デコーダ７に供給され また、第２のマルチプレ
クサ６の出力はデータ演算系デコーダ８に供給されてい
る。ここで、アドレス演算系デコーダ７およびデータ演
算系デコーダ８は、各命令レジスタ3,4 に格納された命
令を解読するためのデコーダである。また、アドレス演
算系デコーダ７の出力は、図示しないアドレス演算回路
(A-UNIT)に供給され、命令を実行するときに必要とされ
る実行アドレス（最終的に得られるアドレスの値）を得
るためにアドレス演算が行われる。例えば、ジャンプ命
令の場合には、プログラムカウンタ(PC)の値に或る数値
を加算（または、減算：アドレス演算）することにより
実行アドレスが得られることになる。さらに、データ演
算系デコーダ８の出力は、図示しない実行回路(E-UNIT)
に供給され、アドレス演算実行後に得られた実行アドレ
スを基に命令が実行されることになる。
【００１２】図２は図１の演算処理装置の動作を説明す
るための図である。同図に示されるように、まず、プロ
グラムカウンタ１のアドレス値の命令コード（ａ）がプ
ログラムメモリ２により第１の命令レジスタ３へストア
される。この第１の命令レジスタ３の内容（データａ）
は、第１のマルチプレクサ５の入力端子A1を介して第１
のアドレス演算系デコーダ７へ供給される。そして、第
１のアドレス演算系デコーダ７において、第１の命令レ
ジスタ３の内容のアドレス演算が行われる。
るための図である。同図に示されるように、まず、プロ
グラムカウンタ１のアドレス値の命令コード（ａ）がプ
ログラムメモリ２により第１の命令レジスタ３へストア
される。この第１の命令レジスタ３の内容（データａ）
は、第１のマルチプレクサ５の入力端子A1を介して第１
のアドレス演算系デコーダ７へ供給される。そして、第
１のアドレス演算系デコーダ７において、第１の命令レ
ジスタ３の内容のアドレス演算が行われる。
【００１３】さらに、次の動作サイクルによってプログ
ラムカウンタ１が更新されると、第１の命令レジスタ３
の内容が第２の命令レジスタ４へストアされ、第１の命
令レジスタ３にはプログラムカウンタ１の次のステップ
のアドレス値の命令コード（ｂ）がストアされる。これ
により、第１の命令レジスタ３にはプログラムカウンタ
１の更新後の命令コード（データｂ）が格納され、第２
の命令レジスタ４にはプログラムカウンタ１の更新前の
命令コード（データａ）が格納されて、リピート可能状
態（リサイクル処理状態）となる。ここで、リピート可
能状態になると、プログラムカウンタ１（ＰＣ）の更新
は停止され、第１および第２の命令レジスタ3,4 の内容
はそのまま保持されるようになっている。
ラムカウンタ１が更新されると、第１の命令レジスタ３
の内容が第２の命令レジスタ４へストアされ、第１の命
令レジスタ３にはプログラムカウンタ１の次のステップ
のアドレス値の命令コード（ｂ）がストアされる。これ
により、第１の命令レジスタ３にはプログラムカウンタ
１の更新後の命令コード（データｂ）が格納され、第２
の命令レジスタ４にはプログラムカウンタ１の更新前の
命令コード（データａ）が格納されて、リピート可能状
態（リサイクル処理状態）となる。ここで、リピート可
能状態になると、プログラムカウンタ１（ＰＣ）の更新
は停止され、第１および第２の命令レジスタ3,4 の内容
はそのまま保持されるようになっている。
【００１４】この状態において、第１のマルチプレクサ
５は入力をそれまでのA1からB1→A1→B1と各動作サイク
ル毎に切り換え、また、第２のマルチプレクサ６は入力
を第１のマルチプレクサ５のB1→A1→B1に対応してA2→
B2→A2と各動作サイクル毎に切り換える。これにより、
アドレス演算系デコーダ７ではそれまでのデータａから
ｂ→ａ→ｂと各動作サイクル毎にデータが順次選択され
て供給され、また、データ演算系デコーダ８ではａ→ｂ
→ａと各動作サイクル毎にデータが順次選択されて供給
されることになる。ここで、ａはＰＣ＝ｎの命令コード
に相当し、また、ｂはＰＣ＝ｎ＋１の命令コードに相当
する。
５は入力をそれまでのA1からB1→A1→B1と各動作サイク
ル毎に切り換え、また、第２のマルチプレクサ６は入力
を第１のマルチプレクサ５のB1→A1→B1に対応してA2→
B2→A2と各動作サイクル毎に切り換える。これにより、
アドレス演算系デコーダ７ではそれまでのデータａから
ｂ→ａ→ｂと各動作サイクル毎にデータが順次選択され
て供給され、また、データ演算系デコーダ８ではａ→ｂ
→ａと各動作サイクル毎にデータが順次選択されて供給
されることになる。ここで、ａはＰＣ＝ｎの命令コード
に相当し、また、ｂはＰＣ＝ｎ＋１の命令コードに相当
する。
【００１５】そして、アドレス演算系デコーダ７および
データ演算系デコーダ８の出力は、前述したように、そ
れぞれ図示しないアドレス演算回路(A-UNIT)および実行
回路(E-UNIT)に供給されて実行処理されることになる。
このように、本実施例の演算処理装置によれば、１動作
サイクルに２命令実行することができ、また、命令フェ
ッチ動作をそれぞれ行わずにマルチプレクサ5,6 におけ
る切り換え動作だけでよいことになり、リサイクル処理
時の高速化および高効率化、さらには、演算処理装置の
高速化および高効率化を可能とする。
データ演算系デコーダ８の出力は、前述したように、そ
れぞれ図示しないアドレス演算回路(A-UNIT)および実行
回路(E-UNIT)に供給されて実行処理されることになる。
このように、本実施例の演算処理装置によれば、１動作
サイクルに２命令実行することができ、また、命令フェ
ッチ動作をそれぞれ行わずにマルチプレクサ5,6 におけ
る切り換え動作だけでよいことになり、リサイクル処理
時の高速化および高効率化、さらには、演算処理装置の
高速化および高効率化を可能とする。
【００１６】図１の演算処理装置（ＤＳＰ）では、命令
レジスタ, マルチプレクサ, および, アドレス演算系デ
コーダが２個ずつ設けられているが、本発明の演算処理
装置は、これら命令レジスタ, マルチプレクサ, およ
び, デコーダ（アドレス演算系デコーダとデータ演算系
デコーダ）は２個ずつに限定されるものではなく、複数
個設けるように構成することができるのはいうまでもな
い。ここで、アドレス演算系デコーダ(7) とデータ演算
系デコーダ(8) は１組のペアとして複数組設ける必要が
ある。
レジスタ, マルチプレクサ, および, アドレス演算系デ
コーダが２個ずつ設けられているが、本発明の演算処理
装置は、これら命令レジスタ, マルチプレクサ, およ
び, デコーダ（アドレス演算系デコーダとデータ演算系
デコーダ）は２個ずつに限定されるものではなく、複数
個設けるように構成することができるのはいうまでもな
い。ここで、アドレス演算系デコーダ(7) とデータ演算
系デコーダ(8) は１組のペアとして複数組設ける必要が
ある。
【００１７】
【発明の効果】以上、詳述したように、本発明の演算処
理装置によれば、複数の命令レジスタと複数のアドレス
演算系デコーダとの間に複数のマルチプレクサを設け、
該マルチプレクサによる高速な切り換えによって、リサ
イクル処理を高速に実行することができる。
理装置によれば、複数の命令レジスタと複数のアドレス
演算系デコーダとの間に複数のマルチプレクサを設け、
該マルチプレクサによる高速な切り換えによって、リサ
イクル処理を高速に実行することができる。
【図１】本発明に係る演算処理装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１の演算処理装置の動作を説明するための図
である。
である。
【図３】従来の演算処理装置の一例を示すブロック図で
ある。
ある。
１…プログラムカウンタ ２…プログラムメモリ ３…第１の命令レジスタ ４…第２の命令レジスタ ５…第１のマルチプレクサ ６…第２のマルチプレクサ ７…アドレス演算系デコーダ ８…データ演算系デコーダ
フロントページの続き (72)発明者 澤田 勝 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭64−21628（ＪＰ，Ａ) 特開 平１−311325（ＪＰ，Ａ) 特開 平２−24719（ＪＰ，Ａ) 特開 平１−311326（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/355 G06F 9/40 - 9/42 390
Claims (2)
- 【請求項１】 プログラムカウンタ(1) でプログラムメ
モリ(2) 内の所定アドレスを指示して命令を読み出し実
行する演算処理装置であって、前記プログラムメモリか
ら読み出された命令を保持する複数の命令レジスタ(3,
4) と、該各命令レジスタの出力を順次選択する複数の
マルチプレクサ(5,6) と、該各マルチプレクサに対して
それぞれ設けられ、当該マルチプレクサを介して供給さ
れる命令のアドレス演算を行う複数のアドレス演算系デ
コーダ(7) および複数のデータ演算系デコーダ(8) とを
具備し、前記複数の命令レジスタに保持された命令を前
記各マルチプレクサで順次切り換えて当該マルチプレク
サに対応するアドレス演算系デコーダおよびデータ演算
系デコーダに供給することによりリサイクル処理を実行
するようにしたことを特徴とする演算処理装置。 - 【請求項２】 プログラムカウンタ(1) でプログラムメ
モリ(2) 内の所定アドレスを指示して命令を読み出し実
行するディジタル・シグナル・プロセッサであって、前
記プログラムメモリから読み出された命令を保持する第
１および第２の命令レジスタ(3,4) と、該第１および第
２の命令レジスタの出力の一方を順次選択する第１およ
び第２のマルチプレクサ(5,6)と、該第１および第２の
マルチプレクサに対してそれぞれ設けられ、該各マルチ
プレクサを介して供給される命令のアドレス演算を行う
アドレス演算系デコーダ(7) およびデータ演算を行うデ
ータ演算系デコーダ(8) とを具備し、前記第１および第
２の命令レジスタに保持された命令を前記各マルチプレ
クサで順次切り換えて当該マルチプレクサに対応するア
ドレス演算系デコーダおよびデータ演算系デコーダに供
給し、該アドレス演算系デコーダおよびデータ演算系デ
コーダで該第１および第２の命令レジスタの出力を並列
的に処理するようにしたことを特徴とするディジタル・
シグナル・プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052316A JP3062892B2 (ja) | 1991-03-18 | 1991-03-18 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052316A JP3062892B2 (ja) | 1991-03-18 | 1991-03-18 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287227A JPH04287227A (ja) | 1992-10-12 |
| JP3062892B2 true JP3062892B2 (ja) | 2000-07-12 |
Family
ID=12911381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052316A Expired - Fee Related JP3062892B2 (ja) | 1991-03-18 | 1991-03-18 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062892B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112000370B (zh) * | 2020-08-27 | 2022-04-15 | 北京百度网讯科技有限公司 | 循环指令的处理方法、装置、设备和存储介质 |
-
1991
- 1991-03-18 JP JP3052316A patent/JP3062892B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04287227A (ja) | 1992-10-12 |
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