JPH1091430A - 命令解読装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来例に比較して命令解読サイクルを短く
し、処理速度を向上することができる命令解読装置を提
供する。 【解決手段】 命令デコーダ３２は命令バッファメモリ
２０から読み出される命令コードをデコードしてマイク
ロコードとステート信号を出力し、命令デコーダ３１は
最初の拡張オペレーションコードを解読してそれを示す
制御信号と、初期状態の次のステートを表わすステート
信号とを出力する。セレクタＳＥ３は制御信号に応答し
て命令デコーダ３１からのステート信号を命令デコーダ
３２に出力し、制御信号が出力されないときは、命令デ
コーダ３２から出力されるステート信号を出力する。セ
レクタＳＥ１は制御信号に応答して最初の拡張オペレー
ションコードに続く命令コードを命令バッファメモリ２
０から命令デコーダ３２に出力し、制御信号が出力され
ないときは、命令バッファメモリ２０から読み出される
命令コードを順次命令デコーダ３２に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータの命令を解読するための命令解読装置に関するもの
である。

【０００２】

【従来の技術】近年のマイクロコンピュータの高速化に
ともない、命令の解読や実行を高速に行うことが必要と
なっている。以下、従来例のマイクロコンピュータの命
令解読装置１０ａについて図２を参照して説明する。

【０００３】図２において、ＲＡＭ（ランダムアクセス
メモリ）１１はユーザーが作成したプログラムを格納す
るための記憶装置である。命令バッファメモリ２０は、
例えば４個の８ビット幅のレジスタ２１乃至２４を備
え、ＲＡＭ１１に格納されたプログラムから実行順序に
８ビット単位で読み出された命令コードを一時的に格納
する。命令デコーダ３３は、命令バッファメモリ２０か
ら出力される命令コードを解読して、解読結果のマイク
ロコードを演算器１２に出力するとともに、ステート信
号ＳＳを命令デコーダ３３の入力に帰還する。演算器１
２は、命令デコーダ３３から出力されるデコーダと、命
令バッファメモリ２０から出力されるオペランドとに基
づいて所定の演算を実行する。

【０００４】次いで、マイクロコンピュータの各命令に
ついて説明する。各命令は、基本命令語長８ビットの命
令コードが１個又は複数個組み合わされて構成されてお
り、任意の命令語長を持つ。また各命令コードは、各命
令の実行を制御するオペレーションコード（以下、オペ
コードという。）と、オペコードによって制御される各
命令の実行の際に必要となる引き数を表わすオペランド
で構成されている。さらにオペコードは、後続の命令コ
ードを持つ拡張オペコードと、後続の命令コードがない
ことを示す実行オペコードによって表わされている。

【０００５】図３は、従来例及び本実施形態の命令解読
装置で用いるオペコードの命令マップ図である。図３
（ａ）は第１のオペコードの命令マップ図であり、第１
のオペコードの上位８ビットが００ｈからＦＥｈ（ここ
で、ｈは１６進数表示を示す。）であるときは、その命
令コードは実行オペコードであり、実行オペコードの後
にオペランドが続く。また、第１のオペコードの上位８
ビットがＦＦｈであるときは、その命令コードは拡張オ
ペコードであり、ここで、第１のオペコードが拡張オペ
コードであるときは、各拡張オペコードに対して、例え
ば、図３（ｂ）及び（ｃ）のように拡張オペコードに続
く命令コードに対応した命令マップが存在する。例え
ば、図３（ａ）において、第１のオペコードがＦＦ０１
ｈであるときは、拡張オペコードＩＳ１が割り当てら
れ、第１のオペコードがＦＦＦＥｈであるときは、拡張
オペコードＩＳ２が割り当てられている。

【０００６】図３（ｂ）は第１のオペコードが拡張オペ
コードＩＳ１のときの第２のオペコードの命令マップ図
であり、第１のオペコードに続く第２のオペコードの上
位８ビットが００ｈからＦＥｈ（ここで、ｈは１６進数
表示を示す。）であるときは、その命令コードは実行オ
ペコードであり、第２のオペコードの上位８ビットがＦ
Ｆｈであるときは、その命令コードは拡張オペコードで
ある。

【０００７】図３（ｃ）は第１のオペコードが拡張オペ
コードＩＳ２のときの第２のオペコードの命令マップ図
であり、第１のオペコードに続く第２のオペコードの上
位８ビットが００ｈからＦＥｈ（ここで、ｈは１６進数
表示を示す。）であるときは、その命令コードは実行オ
ペコードであり、第２のオペコードの上位８ビットがＦ
Ｆｈであるときは、その命令コードは拡張オペコードで
ある。例えば、図３（ｃ）において、第２のオペコード
がＦＦ０１ｈであるときは、拡張オペコードＩＳ３が割
り当てられている。

【０００８】図３（ｄ）は第１のオペコードが拡張オペ
コードＩＳ２であって第２のオペコードが拡張コードＩ
Ｓ３であるときの第３のオペコードの命令マップ図であ
り、第１のオペコード及び第２のオペコードに続く第３
のオペコードはすべて実行オペコードであり、当該実行
オペコードに続いてオペランドが続く。

【０００９】図４は、従来例及び本実施形態の命令解読
装置で用いる命令コードの構成を示す図である。図４
（ａ）は、命令コード５１の構成例を示し、命令コード
５１は、８ビットの実行オペコードに続いて、８ビッ
ト、１６ビット又は２４ビットのオペランドが続いて構
成される。図４（ｂ）は、命令コード５２の構成例を示
し、命令コード５２は、８ビットの拡張オペコードに続
いて８ビットの実行オペコードが続き、さらに、８ビッ
ト、１６ビット又は２４ビットのオペランドが続いて構
成される。図４（ｃ）は、命令コード５３の構成例を示
し、命令コード５３は、８ビットの２個の拡張オペコー
ドに続いて８ビットの実行オペコードが続き、さらに、
８ビット、１６ビット又は２４ビットのオペランドが続
いて構成される。

【００１０】次いで、図２の命令解読装置１０ａの動作
について説明する。まず、命令コードが複数個で構成さ
れたプログラムをＲＡＭ１１に格納されているものとす
る。ＲＡＭ１１に格納された命令コードを読み出して、
８ビット単位で命令バッファメモリ２０内の各レジスタ
に一時的に保持された後、命令デコーダ３３に出力され
る。命令デコーダ３３では、命令バッファメモリ２０内
のオペコードを、８ビット単位でデコードし、マイクロ
コンピュータ内部での動作を制御する５０ビットのマイ
クロコードを演算器１２に出力する。この際、命令解読
のシーケンスを制御するためのステート信号ＳＳを順次
更新することによって、任意命令語長の命令コードの解
読を行う。演算器１２は、命令デコーダ３３から送出さ
れたマイクロコードと、命令バッファメモリ２０から出
力されるオペランドを受信して、所定の演算処理を実行
する。

【００１１】例えば、図４（ａ）に示した命令コード５
１の解読を行うとき、命令デコーダ３３は、実行オペコ
ード６１を命令バッファメモリ２０から読み出すと同時
に、初期状態を表わすステート信号ＳＳ“ｋ”（以下、
状態ｋを示すステート信号ＳＳをステート信号ＳＳ
“ｋ”と表記する。）を受信して解読を行い、次命令コ
ードが初期状態であることを表わすステート信号ＳＳ
“ｋ”を命令デコーダ３３の入力に帰還して次命令コー
ドに備えると同時に、上記解読結果のマイクロコードを
演算器１２に出力する。一方、オペランドが命令バッフ
ァメモリ２０から演算器１２に送出され、これに応答し
て演算器１２は、マイクロコードとオペランドとに基づ
いて、所定の演算処理を実行する。従って、命令解読サ
イクルは、１サイクル必要となる。

【００１２】次いで、例えば、図４（ｂ）に示した命令
コード５２の解読を行うとき、命令デコーダ３３は、ま
ず初めに拡張オペコード７１を命令バッファメモリ２０
から読み出すと同時に、初期状態を表わすステート信号
ＳＳ“ｋ”を受信して解読を行い、ステート信号ＳＳを
更新してステート信号ＳＳ“ｋ＋１”を命令デコーダ３
３の入力に帰還し、同時にマイクロコードとして何も実
行しない非動作コードＮＯＰを演算器１２に出力する。
これに応答して演算器１２は何も動作しない。次のサイ
クルで、実行オペコード６２を命令バッファメモリ２０
から読み出すと同時に、ステート信号ＳＳ“ｋ＋１”を
受信して解読を行い、次命令コードが初期状態であるこ
とを表わすステート信号ＳＳ“ｋ”を命令デコーダ３３
の入力に帰還して次命令コードに備え、また同時に解読
結果のマイクロコードを演算器１２に出力する。一方、
オペランドが命令バッファメモリ２０から演算器１２に
送出され、これに応答して演算器１２は、マイクロコー
ドとオペランドとに基づいて、所定の演算処理を実行す
る。従って、命令解読サイクルは２サイクル必要とな
る。

【００１３】次いで、例えば、図４（ｃ）に示す命令コ
ード５３の解読を行うとき、命令デコーダ３３は、まず
初めに拡張オペコード７２を命令バッファメモリ３３か
ら読み出すと同時に、初期状態を表わすステート信号Ｓ
Ｓ“ｋ”を受信して解読を行い、ステート信号ＳＳを更
新してステート信号ＳＳ“ｋ＋１”を命令デコーダ３３
の入力に帰還し、同時にマイクロコードとして非動作コ
ードＮＯＰを演算器１２に出力する。これに応答して、
演算器１２は何も演算処理を実行しない。次のサイクル
で、拡張オペコード７３を命令バッファメモリ２０から
読み出すと同時に、ステート信号ＳＳ“ｋ＋１”を受信
して解読を行い、ステート信号ＳＳを更新してステート
信号ＳＳ“ｋ＋２”を命令デコーダ３３の入力に帰還
し、同時にマイクロコードとして非動作コードＮＯＰを
演算器１２に出力する。これに応答して、演算器１２は
何も演算処理を実行しない。そしてその次のサイクル
で、実行オペコード６３を命令バッファメモリ２０から
読み出すと同時に、ステート信号ＳＳ“ｋ＋２”を受信
して解読を行い、次命令コードが初期状態であることを
表わすステート信号ＳＳ“ｋ”を命令デコーダ３３に出
力し次命令コードに備え、同時に解読結果のマイクロコ
ードを演算器１２に出力する。一方、オペランドが命令
バッファメモリ２０から演算器１２に送出され、これに
応答して演算器１２は、マイクロコードとオペランドと
に基づいて、所定の演算処理を実行する。従って、命令
解読サイクルは３サイクル必要となる。

【００１４】

【発明が解決しようとする課題】しかしながら、従来例
の命令解読装置１０ａの構成では、オペコードが複数の
拡張オペコードとオペランドコードによって構成されて
いる命令の解読を行う場合、拡張オペコードのデコード
のサイクルが必要となるため、命令解読サイクルが長く
なり、処理速度をさらに上げることができないという問
題点があった。

【００１５】本発明の目的は以上の問題点を解決し、従
来例に比較して命令解読サイクルを短くし、処理速度を
向上することができる命令解読装置を提供することにあ
る。

【００１６】

【課題を解決するための手段】本発明に係る命令解読装
置は、それぞれ複数ビットの基本命令語長を有するオペ
レーションコード及びオペランドを含み、実行オペレー
ションコードとオペランドとで構成され、又は少なくと
も１つの拡張オペレーションコードと実行オペレーショ
ンコードと少なくとも１つのオペランドとで構成された
マイクロコンピュータの命令コードを解読するための命
令解読装置において、上記マイクロコンピュータによっ
て実行されるプログラムの命令コードを一時的に格納す
るための命令バッファメモリと、上記命令バッファメモ
リから読み出される命令コードをデコードして解読結果
のマイクロコードを演算器に出力するとともに、シーケ
ンスのステートを表わすステート信号を出力する第１の
命令デコーダと、上記命令バッファメモリから読み出さ
れる命令コードのうち最初の拡張オペレーションコード
に応答して、当該最初の拡張オペレーションコードを解
読して、当該最初の拡張オペレーションコードを解読し
たことを示す制御信号と、初期状態の次のステートを表
わすステート信号とを出力する第２の命令デコーダと、
上記第２の命令デコーダから出力される制御信号に応答
して上記第２の命令デコーダから出力されるステート信
号を第１の命令デコーダに出力する一方、上記第２の命
令デコーダから制御信号が出力されないときは、上記第
１の命令デコーダから出力されるステート信号を第１の
命令デコーダに出力するように切り換える第１の切り換
え手段と、上記第２の命令デコーダから出力される制御
信号に応答して上記最初の拡張オペレーションコードに
続く命令コードを上記命令バッファメモリから上記第１
の命令デコーダに出力する一方、上記第２の命令デコー
ダから制御信号が出力されないときは、上記命令バッフ
ァメモリから読み出される命令コードを順次上記第１の
命令デコーダに出力するように切り換える第２の切り換
え手段とを備えたことを特徴とする。

【００１７】本発明は、拡張オペレーションコードの命
令解読サイクルを短くし、処理速度が向上するようにし
たものである。命令解読のステート信号を変化させるこ
とにより、最初の拡張オペレーションコードと第２番目
の拡張オペレーションコードの解読、又は、拡張オペレ
ーションコードと実行オペレーションコードの解読を同
時に行うことができ、命令解読サイクルを減少できると
いう作用を有する。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明に係
る実施形態について説明する。

【００１９】図１は、本発明に係る一実施形態であるマ
イクロコンピュータのための命令解読装置１０のブロッ
ク図であり、図１において図２と同一のものについては
同一の符号を付している。この命令解読装置１０は、従
来例に比較して命令デコーダ３１及びセレクタＳＥ３を
さらに備えたことを特徴としている。

【００２０】図１において、ＲＡＭ（ランダムアクセス
メモリ）１１はユーザーが作成したプログラムを格納す
るための記憶装置である。命令バッファメモリ２０は、
例えば４個の８ビット幅のレジスタ２１乃至２４を備
え、ＲＡＭ１１に格納されたプログラムから実行順序に
８ビット単位で読み出された命令コードを、フリップフ
ロップ４１を介して一時的に格納する。命令デコーダ３
１は、例えばプログラマブルロジックアレイ（ＰＬＡ）
で構成され、命令バッファメモリ２０からセレクタＳＥ
２を介して入力される未使用で最新の命令コードを解読
して、命令コードが第１番目の拡張オペコードであると
きは、制御信号をセレクタＳＥ１及びＳＥ３に出力する
とともに、ステート信号ＳＳ１をセレクタＳＥ３及びフ
リップフロップ４３を介して命令デコーダ３２に出力す
る。一方、命令デコーダ３２は、例えばプログラマブル
ロジックアレイ（ＰＬＡ）で構成され、命令バッファメ
モリ２０からセレクタＳＥ１及びフリップフロップ４２
を介して出力される第２番目以降の拡張オペコード及び
実行オペコードの命令コードを解読して、解読結果のマ
イクロコードを演算器１２に出力するとともに、ステー
ト信号ＳＳ２をフリップフロップ４４、セレクタＳＥ３
及びフリップフロップ４３を介して命令デコーダ３２の
入力に帰還する。各フリップフロップ４１乃至４４は遅
延型フリップフロップであって、入力されるデータを一
時的に保持した後、クロック信号ＣＬＫに同期して出力
する。命令バッファメモリ２０から出力されるオペラン
ドは、セレクタＳＥ４を介して演算器１２に出力され
る。演算器１２は、命令デコーダ３３から出力されるデ
コーダと、命令バッファメモリ２０から出力されるオペ
ランドとに基づいて所定の演算を実行する。

【００２１】ここで、当該マイクロコンピュータのＣＰ
Ｕ（図示せず。）はＲＡＭ１１に格納されたプログラム
の命令コードを公知の通りプリデコードして、セレクタ
ＳＥ１及びＳＥ２の切り換えを制御する。セレクタＳＥ
１はＣＰＵからの制御信号及び命令デコーダ３１からの
制御信号によって切り換え制御され、セレクタＳＥ２は
ＣＰＵからの制御信号によって切り換え制御される。す
なわち、命令バッファメモリ２０内に格納された未使用
で最新の命令コードはセレクタＳＥ２を介して命令デコ
ーダ３１に入力されて解読される一方、命令バッファメ
モリ２０内に格納された第２番目の拡張オペコード又は
実行オペコードなどの命令コードは、セレクタＳＥ２を
介して命令デコーダ３２に入力されて解読される。セレ
クタＳＥ３は、命令デコーダ３１からの制御信号に応答
して接点ｂから接点ａに切り換える一方、制御信号が出
力されないときは、接点ｂに切り換えられる。また、セ
レクタＳＥ４は、命令デコーダ３２から出力されるマイ
クロコードに基づいて、命令バッファメモリ２０内のレ
ジスタ２１乃至２４うちの１つに格納されているオペラ
ンドを選択的に読み出して演算器１２に出力する。

【００２２】以上のように構成された命令解読装置１０
の命令解読時の動作について、以下説明する。まず、マ
イクロコンピュータの命令コードの並びで表わされるプ
ログラムをＲＡＭ１１に格納する。命令解読装置１０
は、メモリＲＡＭ１１に格納された命令コードを読み出
して、例えば８ビット単位でフリップフロップ４１を介
して命令バッファメモリ２０内の各シフトレジスタ２１
乃至２４に順次書き込んで一時的に保持した後、セレク
タＳＥ２を介して命令デコーダ３１に出力するととも
に、セレクタＳＥ１及びフリップフロップ４２を介して
命令デコーダ３２に出力する。

【００２３】命令デコーダ３１は、命令バッファメモリ
２０内に格納されている命令コードを受信して解読し、
第１番目の拡張オペコードであれば制御信号をセレクタ
ＳＥ３に出力して接点ａ側に切り換えるとともに、ステ
ート信号ＳＳ１をセレクタＳＥ３及びフリップフロップ
４３を介して命令デコーダ３２に出力する一方、制御信
号をセレクタＳＥ１に出力して第１番目の拡張オペコー
ドに続く実行オペコード又は第２番目の拡張オペコード
を命令バッファメモリ２０から読み出してフリップフロ
ップ４２を介して命令デコーダ３２に出力する。すなわ
ち、命令デコーダ３１から制御信号が出力されたとき、
命令バッファメモリ２０から拡張オペコードではなくそ
の次の命令コードが命令デコーダ３２に出力される。同
時に、命令デコーダ３１から出力されるステート信号Ｓ
Ｓ１はセレクタＳＥ３を介して命令デコーダ３２に出力
される。

【００２４】一方、命令バッファメモリ２０内に格納さ
れている命令コードが実行オペコードであり、命令デコ
ーダ３１から制御信号が出力されなかったときは、命令
バッファメモリ２０は上記実行オペコードをセレクタＳ
Ｅ１及びフリップフロップ４２を介して命令デコーダ３
２に出力する。同時に、セレクタＳＥ３は接点ｂに切り
換えられ、命令デコーダ３２から出力されるステート信
号ＳＳ２がフリップフロップ４４、セレクタＳＥ３及び
フリップフロップ４３を介して命令デコーダ３２に入力
される。

【００２５】命令デコーダ３２は、セレクタＳＥ３から
フリップフロップ４３を介して入力されるステート信号
ＳＳ２と、命令バッファメモリ２０から出力される命令
コードを解読し、内部動作を制御する解読結果のマイク
ロコードを演算器１２に送出するとともに、ステートを
１だけインクリメントすることによりステート信号ＳＳ
２を更新して出力する。演算器１２は、命令デコーダ３
２から出力されるマイクロコードと、命令バッファメモ
リ２０から出力されるオペランドとに基づいて、所定の
演算処理を実行する。

【００２６】図５は、図４（ａ）の命令コード５１をデ
コードするときの図１の命令解読装置の動作を示すタイ
ミングチャートである。図４（ａ）の命令コード５１を
デコードするときの動作について、図５を参照して説明
する。

【００２７】図４（ａ）に示す命令コード５１の解読を
行うとき、従来例と同様に命令の解読は、拡張オペコー
ドがないので、命令デコーダ３２のみを用いて行われ
る。このとき、セレクタＳＥ１及びＳＥ２はともに命令
バッファメモリ２０内に格納されている未使用で最新の
命令データである実行オペコード６１を選択して出力す
る。また、セレクタＳＥ３は命令デコーダ３１から出力
されるステート信号を選択して出力する。まず、クロッ
クＣＬＫの立ち上がりの時刻ｔ１で、実行オペコード６
１を命令バッファメモリ２０から読み出した後、フリッ
プフロップ４２を介して次のクロックＣＬＫの立ち下が
りの時刻ｔ２で、命令デコーダ３２に入力され、命令デ
コーダ３２は、初期状態を表わすステート信号ＳＳ１
“ｋ”を命令デコーダ３１から受信して解読を行い、次
命令コードが初期状態であることを表わすステート信号
ＳＳ２“ｋ”をフリップフロップ４４に出力して次命令
コードに備えると同時に、解読結果のマイクロコードを
演算器１２に出力する一方、オペランドが命令バッファ
メモリ２０からセレクタＳＥ４を介して演算器１２に送
出される。これに応答して、演算器１２は、入力された
マイクロコードとオペランドとに基づいて所定の演算処
理を実行する。従って、命令解読サイクルは図５の時刻
ｔ１から時刻ｔ３までの１サイクルであり、従来例と同
様である。

【００２８】図６は、図４（ｂ）の命令コード５２をデ
コードするときの図１の命令解読装置の動作を示すタイ
ミングチャートである。図４（ｂ）の命令コード５２を
デコードするときの動作について、図６を参照して説明
する。

【００２９】図４（ｂ）に示す命令コード５２の解読を
行うとき、まず、クロックＣＬＫの立ち上がりの時刻ｔ
１１でセレクタＳＥ１及びＳＥ２は、命令バッファメモ
リ２０内の未使用で最新の命令コードである拡張オペコ
ード７１を選択して出力し、これに応答して命令デコー
ダ３１は実質的に同時に（時刻ｔ１１から命令デコーダ
３１の処理時間のみ遅れるが、時刻ｔ１１と実質的同時
である。）Ｈレベルの制御信号をセレクタＳＥ１及びＳ
Ｅ２に出力する。これによって、セレクタＳＥ１の出力
データは、上記拡張オペコード７１からその次に最新で
ある実行オペコード６２に変更されます。一方、セレク
タＳＥ３は命令デコーダ３１からの制御信号に応答して
接点ａに切り換えられ、命令デコーダ３１からのステー
ト信号ＳＳ１“ｋ＋１”を選択してフリップフロップ４
３を介して命令デコーダ３２に出力する。

【００３０】命令バッファメモリ２０から読み出された
実行オペコード６２は、セレクタＳＥ１及びフリップフ
ロップ４２を介して、クロックＣＬＫの次の立ち下がり
の時刻ｔ１２で命令デコーダ３２に入力され、これに応
答して、命令デコーダ３２は、実行オペコード６２の解
読を行い、次命令コードが初期状態であることを表わす
ステート信号ＳＳ２“ｋ”を出力し次命令コードに備え
るとともに、同時にマイクロコードを演算器１２に出力
し、一方、当該マイクロコードによってセレクタＳＥ４
が切り換えられて命令バッファメモリ２０からオペラン
ドが読み出されて演算器１２に送出される。これに応答
して、演算器１２は、入力されたマイクロコードとオペ
ランドとに基づいて所定の演算処理を実行する。以下、
時刻ｔ１３以降、従来例と同様の処理が実行される。従
って、拡張オペコード７１と実行オペコード６２の命令
解読サイクルは図６の時刻ｔ１１から時刻ｔ１３までの
１サイクルであり、命令解読サイクルは従来例より１サ
イクルだけ短くなる。

【００３１】同様に、図４（ｃ）に示す命令コード５３
の解読を行うときは、まず、クロックＣＬＫの立ち上が
りの時刻でセレクタＳＥ１及びＳＥ２は、命令バッファ
メモリ２０内の未使用で最新の命令コードである拡張オ
ペコード７２を選択して出力し、これに応答して命令デ
コーダ３１は実質的に同時に（当該時刻から命令デコー
ダ３１の処理時間のみ遅れるが、実質的同時である。）
Ｈレベルの制御信号をセレクタＳＥ１及びＳＥ２に出力
する。これによって、セレクタＳＥ１の出力データは、
上記拡張オペコード７２からその次に最新である拡張オ
ペコード７３に変更されます。一方、セレクタＳＥ３は
命令デコーダ３１からの制御信号に応答して接点ａに切
り換えられ、命令デコーダ３１からのステート信号ＳＳ
１“ｋ＋１”を選択してフリップフロップ４３を介して
命令デコーダ３２に出力する。

【００３２】命令バッファメモリ２０から読み出された
拡張オペコード７３は、セレクタＳＥ１及びフリップフ
ロップ４２を介して、クロックＣＬＫの次の立ち下がり
の時刻で命令デコーダ３２に入力され、これに応答し
て、命令デコーダ３２は、拡張オペコード７３の解読を
行い、次命令コードが初期状態であることを表わすステ
ート信号ＳＳ２“ｋ”を出力し次命令コードに備える。
そして、同様にして、命令デコーダ３２は、クロックＣ
ＬＫの次の立ち上がりから実行オペコード６３の解読を
行い、次命令コードが初期状態であることを表わすステ
ート信号ＳＳ２“ｋ”を出力し次命令コードに備えると
ともに、同時にマイクロコードを演算器１２に出力し、
一方、当該マイクロコードによってセレクタＳＥ４が切
り換えられて命令バッファメモリ２０からオペランドが
読み出されて演算器１２に送出される。これに応答し
て、演算器１２は、入力されたマイクロコードとオペラ
ンドとに基づいて所定の演算処理を実行する。従って、
拡張オペコード７２と拡張オペコード７３の命令解読サ
イクルは１サイクルであり、命令解読サイクルは従来例
より１サイクルだけ短くなる。

【００３３】以上説明したように、最初の拡張オペコー
ドを解読する命令デコーダ３１を設け、最初の拡張オペ
コードとそれに続く命令コードとを１サイクルで解読す
るようにしたので、従来例に比較して命令解読サイクル
を短くし、処理速度を向上することができる命令解読装
置を提供することができる。ここで、命令デコーダ３１
は従来例の命令デコーダ３３と同様の構成を採用するこ
とができるため、回路の大幅変更を伴わなくてもよく、
当該回路を簡単に構成することができる。

【００３４】以上の実施形態において、命令コード長を
８ビットしているが、本発明はこれに限らず、複数ビッ
トでもよい。

【００３５】以上の実施形態において、命令バッファメ
モリ２０は４個のレジスタ２１乃至２４を備えている
が、その個数は限定されない。

【００３６】

【発明の効果】以上詳述したように本発明に係る命令解
読装置によれば、それぞれ複数ビットの基本命令語長を
有するオペレーションコード及びオペランドを含み、実
行オペレーションコードとオペランドとで構成され、又
は少なくとも１つの拡張オペレーションコードと実行オ
ペレーションコードと少なくとも１つのオペランドとで
構成されたマイクロコンピュータの命令コードを解読す
るための命令解読装置において、上記マイクロコンピュ
ータによって実行されるプログラムの命令コードを一時
的に格納するための命令バッファメモリと、上記命令バ
ッファメモリから読み出される命令コードをデコードし
て解読結果のマイクロコードを演算器に出力するととも
に、シーケンスのステートを表わすステート信号を出力
する第１の命令デコーダと、上記命令バッファメモリか
ら読み出される命令コードのうち最初の拡張オペレーシ
ョンコードに応答して、当該最初の拡張オペレーション
コードを解読して、当該最初の拡張オペレーションコー
ドを解読したことを示す制御信号と、初期状態の次のス
テートを表わすステート信号とを出力する第２の命令デ
コーダと、上記第２の命令デコーダから出力される制御
信号に応答して上記第２の命令デコーダから出力される
ステート信号を第１の命令デコーダに出力する一方、上
記第２の命令デコーダから制御信号が出力されないとき
は、上記第１の命令デコーダから出力されるステート信
号を第１の命令デコーダに出力するように切り換える第
１の切り換え手段と、上記第２の命令デコーダから出力
される制御信号に応答して上記最初の拡張オペレーショ
ンコードに続く命令コードを上記命令バッファメモリか
ら上記第１の命令デコーダに出力する一方、上記第２の
命令デコーダから制御信号が出力されないときは、上記
命令バッファメモリから読み出される命令コードを順次
上記第１の命令デコーダに出力するように切り換える第
２の切り換え手段とを備える。

【００３７】従って、最初の拡張オペコードを解読する
第２の命令デコーダを設け、最初の拡張オペコードとそ
れに続く命令コードとを１サイクルで解読するようにし
たので、従来例に比較して命令解読サイクルを短くし、
処理速度を向上することができる命令解読装置を提供す
ることができる。ここで、第２の命令デコーダは従来例
の命令デコーダ３３と同様の構成を採用することができ
るため、回路の大幅変更を伴わなくてもよく、当該回路
を簡単に構成することができる。

【図面の簡単な説明】

【図１】 本発明に係る一実施形態であるマイクロコン
ピュータのための命令解読装置のブロック図である。

【図２】 従来例のマイクロコンピュータのための命令
解読装置のブロック図である。

【図３】 従来例及び本実施形態の命令解読装置で用い
るオペーションコードの命令マップ図であり、（ａ）は
第１のオペレーションコードの命令マップ図であり、
（ｂ）は第１のオペレーションコードが拡張オペコード
ＩＳ１のときの第２のオペレーションコードの命令マッ
プ図であり、（ｃ）は第１のオペレーションコードが拡
張オペコードＩＳ２のときの第２のオペレーションコー
ドの命令マップ図であり、（ｄ）は第１のオペレーショ
ンコードが拡張オペコードＩＳ２であって、第２のオペ
レーションコードが拡張オペコードＩＳ３であるときの
第３のオペレーションコードの命令マップ図である。

【図４】 従来例及び本実施形態の命令解読装置で用い
る命令コードの構成を示す図であり、（ａ）は命令コー
ド５１の構成を示し、（ｂ）は命令コード５２の構成を
示し、（ｃ）は命令コード５３の構成を示す。

【図５】 図４（ａ）の命令コード５１をデコードする
ときの図１の命令解読装置の動作を示すタイミングチャ
ートである。

【図６】 図４（ｂ）の命令コード５２をデコードする
ときの図１の命令解読装置の動作を示すタイミングチャ
ートである。

【符号の説明】

１０…命令解読装置、 １１…ＲＡＭ、 １２…演算器、 ２０…命令バッファメモリ、 ２１乃至２４…レジスタ、 ３１，３２…命令デコーダ、 ４１乃至４４…フリップフロップ、 ＳＥ１乃至ＳＥ４…セレクタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 それぞれ複数ビットの基本命令語長を有
   するオペレーションコード及びオペランドを含み、実行
   オペレーションコードとオペランドとで構成され、又は
   少なくとも１つの拡張オペレーションコードと実行オペ
   レーションコードと少なくとも１つのオペランドとで構
   成されたマイクロコンピュータの命令コードを解読する
   ための命令解読装置において、 上記マイクロコンピュータによって実行されるプログラ
   ムの命令コードを一時的に格納するための命令バッファ
   メモリと、 上記命令バッファメモリから読み出される命令コードを
   デコードして解読結果のマイクロコードを演算器に出力
   するとともに、シーケンスのステートを表わすステート
   信号を出力する第１の命令デコーダと、 上記命令バッファメモリから読み出される命令コードの
   うち最初の拡張オペレーションコードに応答して、当該
   最初の拡張オペレーションコードを解読して、当該最初
   の拡張オペレーションコードを解読したことを示す制御
   信号と、初期状態の次のステートを表わすステート信号
   とを出力する第２の命令デコーダと、 上記第２の命令デコーダから出力される制御信号に応答
   して上記第２の命令デコーダから出力されるステート信
   号を第１の命令デコーダに出力する一方、上記第２の命
   令デコーダから制御信号が出力されないときは、上記第
   １の命令デコーダから出力されるステート信号を第１の
   命令デコーダに出力するように切り換える第１の切り換
   え手段と、 上記第２の命令デコーダから出力される制御信号に応答
   して上記最初の拡張オペレーションコードに続く命令コ
   ードを上記命令バッファメモリから上記第１の命令デコ
   ーダに出力する一方、上記第２の命令デコーダから制御
   信号が出力されないときは、上記命令バッファメモリか
   ら読み出される命令コードを順次上記第１の命令デコー
   ダに出力するように切り換える第２の切り換え手段とを
   備えたことを特徴とする命令解読装置。