KR970066864A - 가변 파이프 라인 단수의 데이터 처리 장치 - Google Patents

가변 파이프 라인 단수의 데이터 처리 장치 Download PDF

Info

Publication number
KR970066864A
KR970066864A KR1019970011067A KR19970011067A KR970066864A KR 970066864 A KR970066864 A KR 970066864A KR 1019970011067 A KR1019970011067 A KR 1019970011067A KR 19970011067 A KR19970011067 A KR 19970011067A KR 970066864 A KR970066864 A KR 970066864A
Authority
KR
South Korea
Prior art keywords
stage
instruction
processing
pipeline
unit
Prior art date
Application number
KR1019970011067A
Other languages
English (en)
Other versions
KR100471794B1 (ko
Inventor
마사토 스즈키
도루 모리카와
노부오 히가키
신야 미야지
Original Assignee
모리시다 요이치
마쯔시다 덴키 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시다 요이치, 마쯔시다 덴키 산교 가부시키가이샤 filed Critical 모리시다 요이치
Publication of KR970066864A publication Critical patent/KR970066864A/ko
Application granted granted Critical
Publication of KR100471794B1 publication Critical patent/KR100471794B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3873Variable length pipelines, e.g. elastic pipeline
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Executing Machine-Instructions (AREA)
  • Multi Processors (AREA)
  • Power Sources (AREA)

Abstract

본 발명의 데이터 처리 장치는 파이프 라인 단수가 n단과 n보다 큰 m단으로 가변하고, n단 또는 m단 중 어느 하나의 단수에서 명령을 파이프 라인 처리하는 처리수단과, 처리 수단의 파이프 라인 단수를 전환하는 전환 수단을 포함하고, 상기 전환 수단은 제1동작 환경에 있는 경우에는 처리 수단을 n단에서 실행시키고, 제2동작 환경에 있는 경우에는 처리 수단을 m단에서 실행시키는 구성이다. 상기 제1동작 환경에 있는지 제2동작 환경에 있는지는 데이터 처리 장치에 공급되는 동작 클록의 주파수와, 데이터 처리 장치에 공급되는 전원 전압 중 어느 하나에 따라 구별된다. 따라서 용도에 따라 고속 클록을 사용하거나 저속 클록을 사용할 때도 적합한 처리 능력을 발휘하는 비용 성능이 좋은 데이터 처리 장치를 제공할 수 있다.

Description

가변 파이프 라인 단수의 데이터 처리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 의한 데이터 처리 장치의 구성을 도시한 블록도, 제4의 (a), (b)는 제1실시예에 의한 데이터 처리 장치의 동작 타이밍도, 제5도는 본 발명의 제2실시예에 의한 주된 데이터 처리 장치와 부가 확장 처리 장치로 이루어진 정보 처리 장치의 구성을 도시한 블록도.

Claims (29)

  1. 파이프 라인 단수가 n단과 n보다 큰 m단으로 가변하고, n단 또는 m단 중 어느 하나의 단수에서 명령을 파이프 라인 처리하는 처리 수단과, 상기 처리 수단의 파이프 라인 단수를 전환하는 전환 수단을 포함하는 것을 특징으로 하는 데이터 처리 장치.
  2. 제1항에 있어서, 상기 전환 수단은, 데이터 처리 장치에 공급되는 동작 클록이 소정의 주파수 보다 높은 고속 클록인지 그 이하의 저속 클록인지를 지정하는 지정 수단과, 저속 클록으로 지정된 경우에는 상기 처리 수단을 n단에서 실행시키고, 고속 클록으로 지정된 경우에는 상기 m단에서 실행시키는 파이프 라인 제어 수단을 갖는 것을 특징으로 하는 데이터 처리 장치.
  3. 제2항에 있어서, 상기 지정 수단은 동작 클록이 저속인지 고속인지를 나타내는 클록을 보유하는 플립플롭, 동작 클록이 저속인지 고속인지를 나타내는 데이터를 보유하는 레지스터, 동작 클록이 저속인지 고속인지를 나타내는 논리값이 입력되는 입력 단자 중 어느 하나인 것을 특징으로 하는 데이터 처리 장치.
  4. 제1항에 있어서, 상기 전환 수단은, 데이터 처리 장치에 공급되는 전원 전압이 소정값보다 높은지 낮은지를 지정하는 지정 수단과, 높게 지정된 경우에는 상기 처리 수단을 n단에서 실행시키고, 낮게 지정된 경우에는 상기 m단에서 실행시키는 파이프 라인 제어 수단을 갖는 것을 특징으로 하는 데이터 처리 장치.
  5. 제4항에 있어서, 상기 지정 수단은 동작 클록이 저속인지 고속인지를 나타내는 플래그를 보유하는 플립플롭, 동작 클록이 저속인지 고속인지를 나타내는 데이터를 보유하는 레지스터, 동작 클록이 저속인지 고속인지를 나타내는 논리값이 입력되는 입력 단자 중 어느 하나인 것을 특징으로 하는 데이터 처리 장치.
  6. 제1항에 있어서, 상기 처리 수단은 명령 페치 스테이지, 명령 해독 스테이지 및 명령 실행 스테이지 중 적어도 3단의 파이프 라인 단수를 갖고, 상기 명령 페치 스테이지, 명령 해독 스테이지 및 명령 실행 스테이지 중 적어도 하나는 그 처리 내용이 연속적인 복수의 부분 처리로 분할할 수 있고, 상기 처리 수단은 상기 n단의 파이프 라인 제어가 이루어진 경우에는 모든 부분 처리를 1 스테이지에서 처리하고, 상기 m단의 파이프 라인 제어가 이루어진 경우에는 각 부분 처리를 각각 1 스테이지에서 처리하는 것을 특징으로 하는 데이터 처리 장치.
  7. 제6항에 있어서, 상기 각 스테이지는 각각 별개의 처리부가 실행하고, 그들 처리부 중 적어도 하나는, 상기 복수의 부분 스테이지에 있어서의 부분 처리를 실행하는 복수의 부분 처리부와, 부분 처리부와 다음단의 부분 처리부 사이에 설치되고, 상기 n단 파이프 라인 처리의 경우에는 당해 부분 처리 결과를 투과 출력하고, 상기 m단 파이프 라인 처리의 경우에는 당해 부분 처리 결과를 보유하여 다음 스테이지로 출력하는 복수의 투과 보유부를 포함하며, 상기 적어도 하나의 처리부는 상기 n단 파이프 라인 처리의 경우에는 복수의 부분 처리부를 1 스테이지에서 동작하고, 상기 n단 파이프 라인 처리의 경우에는 복수의 부분 처리부 각각을 1 스테이지에서 동작하는 것을 특징으로 하는 데이터 처리 장치.
  8. 제7항에 있어서, 상기 각 투과 보유부는, 부분 처리부로부터의 부분 처리 결과를 보유하는 파이프 라인 래치와, 상기 n단 파이프 라인 처리의 경우는 당해 부분 처리 결과를 선택하고, 상기 m단 파이프 라인 처리의 경우는 파이프 라인 래치의 출력을 선택하여 다음 단의 부분 처리부로 출력하는 셀렉터를 포함하는 것을 특징으로 하는 데이터 처리 장치.
  9. 제7항에 있어서, 상기 처리 수단은, 명령 페치 스테이지에서 명령 페치를 하는 명령 페치부와, 명령 해독 스테이지에서 페치된 명령을 해독하는 명령 해독부와, 제1모드에서는 1 스테이지에서 명령의 전부를 실행하고, 제2모드에서는 1 스테이지에서 명령의 일부를 실행하고, 다른 1 스테이지에서 명령의 나머지 부분을 실행하는 명령 실행부를 포함하고, 상기 전환 수단은, 데이터 처리 장치가 제1동작 환경에 있는지 제2동작 환경에 있는지를 지정하는 지정 수단과, 제1동작 환경에 있는 것으로 지정된 경우에는 처리 수단을 n단에서 실행시키기 때문에 명령 실행부를 제1모드에서 실행시키고, 제2동작 환경에 있는 것으로 지정된 경우에는 처리 수단을 m단에서 실행시키기 때문에 명령 실행부를 제2모드에서 실행시키는 파이프 라인 제어 수단을 포함하고, 상기 제1동작 환경에 있는지 제2동작 환경에 있는지는 데이터 처리 장치에 공급되는 동작 클록의 주파수와 데이터 처리 장치에 공급되는 전원 전압 중 어느 하나에 따라 구별되는 것을 특징으로 하는 데이터 처리 장치.
  10. 제9항에 있어서, 상기 명령 실행부는, 명령 해독부에 해독된 명령에 따라 명령 내용의 일부를 실행하는 제1부분 연산기와, 제1부분 연산기의 실행 결과를 래치하는 파이프 라인 래치와, 제1부분 연산기의 실행 결과와 파이프 라인 래치의 출력 중 어느 하나를 선택하는 셀렉터와, 셀렉터 출력에 대하여 상기 명령 내용의 나머지 부분을 실행하는 제2부분 연산기를 갖고, 상기 파이프 라인 제어부는, 제1동작 환경에 있는 경우에는 명령 실행부를 제1모드에서 동작시키기 때문에 셀렉터에 전자(前者)를 선택시켜 제1부분 연산기와 제2부분 연산기를 제1스테이지에서 실행시키고, 제2동작 환경에 있는 경우에는 명령 실행부를 제2모드에서 동작시키기 때문에 셀렉터에 후자를 선택시켜 제1부분 연산기를 1 스테이지에서 제2부분 연산기를 다음의 1 스테이지에서 실행시키는 것을 특징으로 하는 데이터 처리 장치.
  11. 제1항에 있어서, 상기 데이터 처리 장치는 처리 수단에 의해 판독된 명령 중 확장 연산 명령을 파이프 라인 처리하는 확장 처리 장치를 포함하고, 상기 확장 처리 장치는, 파이프 라인 단수가 K단과 K단보다 큰 L단으로 가변하고, 확장 연산 명령을 파이프 라인 처리하는 확장 처리 수단과, 상기 전환 수단에 따라 확장 처리 수단의 파이프 라인 단수를 전환하는 확장 파이프 라인 제어 수단을 포함하는 것을 특징으로 하는 데이터 처리 장치.
  12. 제11항에 있어서, 상기 확장 처리 수단은, 상기 명령 페치부에 의해 페치된 확장 연산 명령을 해독하는 명령 해독부와, 1 스테이지 및 2 스테이지 중 어느 하나에서 상기 확장 연산 명령을 실행하는 확장 명령 실행부를 포함하고, 상기 확장 파이프 라인 제어부는 상기 전환 수단에 따라 확장 명령 실행부를 1 스테이지에서 동작시키는 2 스테이지에서 동작시키는지를 전환하는 것을 특징으로 하는 데이터 처리 장치.
  13. 파이프 라인 단수가 n단과 n단보다 큰 m단으로 가변하고 n단 또는 m단 중 어느 하나의 단수에서 명령을 파이프 라인 처리하는 처리 수단과, 처리 수단의 파이프 라인 단수를 전환하는 전환 수단을 포함하고, 상기 전환 수단은, 데이터 처리 장치가 제1동작 환경에 있는지 제2동작 환경에 있는지를 지정하는 지정 수단과, 제1동작 환경에 있는 것으로 지정된 경우에는 상기 처리 수단을 n단에서 실행시키고, 제2동작 환경에 있는 것으로 지정된 경우에는 상기 m단에서 실행시키는 파이프 라인 제어 수단을 포함하고, 상기 처리 수단은 명령 페치 스테이지, 명령 해독 스테이지 및 명령 실행 스테이지 중 적어도 3단의 파이프 라인 단수를 갖고, 상기 명령 페치 스테이지, 명령 해독 스테이지 및 명령 실행 스테이지 중 적어도 하나는 그 처리 내용이 연속적인 복수의 부분 스테이지를 분할되고, 상기 n단의 파이프 라인 제어가 이루어진 경우에는 복수의 부분 스테이지를 1 스테이지에서 처리하고, 상기 m단의 파이프 라인 제어가 이루어진 경우에는 각 부분 스테이지를 1 스테이지에서 처리하며, 상기 제1동작 환경에 있는지 제2동작 환경에 있는지는 데이터 처리장치에 공급되는 동작 클록의 주파수와 데이터 처리 장치에 공급되는 전원 전압 중 어느 하나에 따라 구별되는 것을 특징으로 하는 데이터 처리 장치.
  14. 제13항에 있어서, 상기 처리 수단의 각 스테이지는 각각 별개의 처리부가 실행되고, 그들 처리부 중 적어도 하나는, 상기 복수의 부분 스테이지에 있어서의 부분 처리를 실행하는 부분 처리부와, 부분 처리부와 다음단의 부분 처리부 사이에 설치되고, 상기 n단 파이프 라인 처리의 경우에는 당해 부분 처리 결과를 다음 단으로 투과 출력하고, 상기 m단 파이프 라인 처리의 경우에는 당해 부분 처리 결과를 보유하며 다음 스테이지로 출력하는 복수의 투과 보유부를 포함하는 것을 특징으로 하난 데이터 처리 장치.
  15. 제13항에 있어서, 상기 각 투과 보유부는, 부분 처리부로부터의 부분 처리 결과를 보유하는 파이프 라인 래치와, 상기 n단 파이프 라인 처리의 경우는 당해 부분 처리 결과를 선택하고, 상기 m단 파이프 라인 처리의 경우는 파이프 라인 래치의 출력을 선택하여 다음 단의 부분 처리부로 출력하는 셀렉터를 포함하는 것을 특징으로 하는 데이터 처리 장치.
  16. 제13항에 있어서, 상기 데이터 처리 장치는, 처리 수단에 의해 판독된 명령 중 확장 연산 명령을 파이프 라인 처리하는 확장 처리 장치를 포함하고, 상기 확장 처리 장치는, 파이프 라인 단수가 K단과 K보다 큰 L단으로 가변하고, 확장 연산 명령을 파이프 라인 처리하는 확장 처리 수단과, 상기 전환 수단에 따라 확장 처리 수단의 파이프 라인 단수를 전환하는 확장 파이프 라인 제어 수단을 포함하는 것을 특징으로 하는 데이터 처리 장치.
  17. 제16항에 있어서, 상기 확장 처리 수단은, 명령 해독 스테이지에서 상기 명령 페치부에 의해 페치된 확장 연산 명령을 해독하는 명령 해독부와, 1 스테이지와 2 스테이지 중 어느 하나에서 상기 확장 연산 명령을 실행하는 확장 명령 실행부를 포함하고, 상기 확장 파이프 라인 제어부는 상기 전환 수단에 따라 확장 명령 실행부를 1 스테이지에서 동작시키는지 2 스테이지에서 동작시키는지를 전환하는 것을 특징으로 하는 데이터 처리 장치.
  18. 데이터 처리 장치에 있어서, 1 사이클 시간에서 명령 페치를 하는 명령 페치부와, 1 사이클 시간에서 페치된 명령을 해독하는 명령 해독부와, 1 사이클 시간 및 2 사이클 시간 중 어느 하나에서 해독된 명령을 실행하는 명령 실행부를 포함하고, 파이프 라인 단수가 n단과 n보다 큰 m단으로 가변하고 n단 또는 m 단 중 어느 하나의 단수에서 명령을 파이프 라인 처리하는 처리 수단과, 처리 수단의 파이프 라인 단수를 전환하는 전환 수단을 포함하고, 상기 전환 수단은, 데이터 처리 장치가 제1동작 환경에 있는지, 제2동작 환경에 있는지를 지정하는 지정 수단과, 제1동작 환경에 있는 것으로 지정된 경우에는 명령 실행부를 1 사이클 시간에서 동작시키는 n단 파이프 라인 제어를 하고, 제2동작 환경에 있는 것으로 지정된 경우에는 명령 실행부를 2 사이클 시간에서 동작시키는 m단 파이프 라인 제어를 하는 파이프 라인 제어 수단을 포함하고, 상기 제1동작 환경에 있는지 제2동작 환경에 있는지는 데이터 처리 장치에 공급되는 동작의 주파수 클록과, 데이터 처리 장치에 공급되는 전원 전압 중 어느 하나에 따라서 구별되는 것을 특징으로 하는 데이터 처리 장치.
  19. 제18항에 있어서, 상기 처리 수단은 1 사이클 시간에서 명령 페치를 하는 명령 페치부와, 1 사이클 시간에서 페치된 명령을 해독하는 명령 해독부와, 1 사이클 시간 및 2 사이클 시간 중 어느 하나에서 해독된 명령을 실행하는 명령 실행부로 이루어지고, 상기 파이프 라인 제어 수단은 동작 클록이 상기 소정 주파수보다 낮은 주파수인 경우에는 명령 실행부를 1 사이클 시간에서 동작시키는 n단 파이프 라인 제어를 하고, 높은 경우에는 명령 실행부를 2 사이클 시간에서 동작시키는 m단 파이프 라인 제어를 행하는 것을 특징으로 하는 데이터 처리 장치.
  20. 제19항에 있어서, 상기 명령 실행부는, 명령 해독부에 해독된 명령에 따라 명령 내용의 일부를 실행하는 제1부분 연산기와, 제1부분 연산기의 실행 결과를 래치하는 파이프 라인 래치와, 제1부분 연산기의 실행 결과와 파이프 라인 래치의 출력 중 어느 하나를 선택하는 셀렉터와, 셀렉터 출력에 대하여 상기 명령 내용의 나머지 부분을 실행하는 제2부분 연산기를 포함하고, 상기 파이프 라인 제어부는, 동작 클록이 소정의 주파수보다 낮은 경우에는 셀렉터에 전자를 선택시키고, 명령 실행부를 1 사이클 시간에서 동작시키며, 높은 경우에는 셀렉터에 후자를 선택시키고, 명령 실행부를 2 사이클 시간에서 동작 시키는 것을 특징으로 하는 데이터 처리 장치.
  21. 제20항에 있어서, 상기 데이터 처리 장치는 처리 수단에 의해 판독된 명령 중 확장 연산 명령을 파이프 라인 처리하는 확장 처리 장치를 포함하고, 상기 확장 처리 장치는, 파이프 라인 단수가 K단과 K보다 큰 L단으로 가변하고, 확장 연산 명령을 파이프 라인 처리하는 확정 처리 수단과, 상기 전환 수단에 따라 확장 처리 수단의 파이프 라인 단수를 전환하는 확장 파이프 라인 제어 수단을 포함하고, 상기 확장 처리 수단은, 1 사이클 시간에서 상기 명령 페치부에 의해 페치된 확장 연산 명령을 해독하는 명령 해독부와, 1 사이클 시간 및 2 사이클 시간 중 어느 하나의 시간에서 상기 확장 연산 명령을 실행하는 확장 명령 실행부를 포함하고, 상기 확장 파이프 라인 제어부는 상기 전환 수단에 따라 확장 명령 실행부를 1 사이클 시간에서 동작시키는지 2 사이클 시간에서 동작시키는지를 전환하는 것을 특징으로 하는 데이터 처리 장치.
  22. 메모리와 레지스터를 갖고, 메모리로부터 명령을 판독하여 제1타입의 명령을 파이프 라인 처리하는 제1처리 수단과, 제1처리 수단에 의해 판독된 명령 중 제2타입의 명령을 파이프 라인 처리하고, 파이프 라인 단수가 K단과 K보다 큰 L단으로 가변하고, K단 또는 L단 중 어느 하나의 단수에서 명령을 파이프 라인 처리하는 제2처리 수단과, 제2처리 수단의 파이프 라인 단수를 전환하는 전환 수단을 포함하고, 상기 제1처리 수단은 제2처리 수단이 K단 파이프 라인 처리하는 경우에는 소정의 스테이지에서 제2처리 수단의 실행 결과를 획득하고, 제2처리 수단이 L단 파이프 라인 처리를 하는 경우에는 제1처리 수단은 소정의 스테이지보다 (L-K)단 뒤의 스테이지에서 제2처리 수단의 실행 결과를 획득하고, 획득한 실행 결과를 상기 레지스터에 저장하는 것을 특징으로 하는 데이터 처리 장치.
  23. 제22항에 있어서, 상기 데이터 처리 장치는, 제1처리 수단으로 판독된 명령을 제2처리 수단에 전달하는 명령 버스와, 제2타입의 명령으로 지정된 레지스터 데이터를 제1처리 수단으로부터 제2처리 수단에 전달하는 제1버스와, 제2처리 수단에 의한 제2타입의 명령 실행 결과를 제2처리 수단으로부터 제1처리 수단에 전달하는 제2버스를 포함하고, 상기 제1처리 수단은 제2타입의 명령으로 지정된 레지스터 데이터를 제1버스를 통하여 제2처리 수단으로 송신하고, 제2처리 수단의 실행 결과를 제2버스를 통하여 획득하는 것을 특징으로 하는 데이터 처리 장치.
  24. 제22항에 있어서, 상기 전환 수단은, 데이터 처리 장치가 제1동작 환경에 있는지 제2동작 환경에 있는지를 지정하는 지정 수단과, 제1동작 환경에 있는 것으로 지정된 경우에는 제2처리 수단을 K단에서 실행시키고, 제2동작 환경에 있는 것으로 지정된 경우에는 제2처리 수단을 L단에서 실행시키는 파이프 라인 제어 수단을 포함하고, 상기 제1동작 환경에 있는지 제2동작 환경에 있는지는 데이터 처리 장치에 공급되는 동작 클록의 주파수와 데이터 처리 장치에 공급되는 전원 전압 중 어느 하나에 따라서 구별되는 것을 특징으로 하는 데이터 처리 장치.
  25. 제22항에 있어서, 상기 제1처리 수단은 제1스테이지, 제2스테이지, 제3스테이지, 제4스테이지, 제5스테이지를 포함하는 파이프 라인 처리를 행하고, 제1스테이지에서 메모리로부터 명령을 체치하는 명령 페치부와, 제2스테이지에서 페치된 제1타입의 명령을 해독하는 동시에 제2타입의 명령으로 지정되는 데이터 저장 장소를 검출하는 제1해독부와, 제3스테이지에서 제1해독부의 해독 결과에 따라 제1타입의 명령을 실행하는 제1실행부와, 제4스테이지에서 제1해독부의 해독 결과에 따라 메모리를 액세스하고, 제4스테이지에서 명령의 실행 결과를 레지스터에 저장하는 제어를 행하는 데이터 제어부를 포함하고, 상기 제2처리 수단은, 제2스테이지에서 명령 페치부에 의해 페치된 제2타입의 명령을 해독하는 제2해독부와, 제1모드에서는 제3스테이지에서 명령을 실행하고, 제2모드에서 제3스테이지에서 명령의 일부를 실행하여 제4스테이지에서 명령의 나머지 부분을 실행하는 제2실행부를 포함하고, 상기 파이프 라인 제어 수단은 제1동작 환경에 있는 것으로 지정된 경우에는 제2실행부를 제1모드에서 실행시키고, 제2동작 환경에 있는 것으로 지정된 경우에는 제2모드에서 실행시키며, 상기 데이터 제어부는 제어부는 제1모드에서는 제4스테이지에서 제2실행부의 실행 결과를 획득하여 제5스테이지에서 레지스터에 기록하고, 제2모드에서 제5스테이지에서 제2실행부의 실행 결과를 획득하여 레지스터에 기록하는 것을 특징으로 하는 데이터 처리 장치.
  26. 제25항에 있어서, 상기 제2실행부는, 제2해독부에 의해 해독된 명령의 일부를 실행하는 제1부분 연산부와, 제1모드에서는 제1부분 연산부의 실행 결과를 투과 출력하고, 제2모드에서는 제1부분 연산부의 실행 결과를 보유하여 다음 스테이지로 출력하는 투과 보유부와, 투과 보유부로부터 출력되는 제1부분 연산부의 실행 결과를 접수하여 당해 명령의 나머지 부분을 실행하는 제2부분 연산부를 포함하는 것을 특징으로 하는 데이터 처리 장치.
  27. 메모리와 레지스터를 갖고, 메모리로부터 명령을 판독하여 제1타입의 명령을 파이프 라인 처리하고, 상기 파이프 라인은 m개의 스테이지로 이루어지고, 각각의 스테이지는 동일한 단위 시간을 소비하는 제1처리 수단과, 제1처리 수단에 의해 판독된 명령 중 제2타입의 명령을 파이프 라인 처리하고, 상기 m보다 작은 K단의 파이프 라인으로 이루어지며, K단 중 어느 하나의 스테이지는 상기 단위 시간을 소비하는 통상 모드와 상기 단위 시간의 정수배를 소비하는 신장 모드를 전환할 수 있는 제2처리 수단과, 제2처리 수단의 상기 소정 스테이지를 통상 모드로 하는지 신장 모드로 전환할 수 있는 제2처리 수단과, 제2처리 수단의 상기 소정 스테이지를 통상 모드로 하는지 신장 모드로 하는지를 전환하는 전환 수단을 포함하고, 상기 제1처리 수단은 제2처리 수단이 통상 모드에 있는 경우에는 소정의 스테이지에서 제2처리 수단의 실행 결과를 획득하고, 제2처리 수단이 신장 모드에 있는 경우에는 상기 소정 스테이지보다도 신장된 정도만큼 뒤의 스테이지에서 제2처리 수단의 실행 결과를 획득하며, 또 제1처리 수단은 획득한 실행 결과를 상기 레지스터에 저장하는 것을 특징으로 하는 데이터 처리 장치.
  28. 제27항에 있어서, 상기 데이터 처리 장치는, 제1처리 수단으로 판독된 명령을 제2처리 수단으로 전달하는 명령 버스와, 제2타입의 명령으로 지정된 레지스터 데이터를 제1처리 수단으로부터 제2처리 수단으로 전달하는 제1버스와, 제2처리 수단에 의한 제2타입의 명령 실행 결과를 제2처리 수단으로부터 제1처리 수단으로 전달하는 제2버스를 포함하고, 상기 제1처리 수단은 제2타입의 명령으로 지정된 레지스터 데이터를 제1버스를 통하여 제2처리 수단으로 송신하고, 제2처리 수단의 실행 결과를 제2버스를 통하여 획득하는 것을 특징으로 하는 데이터 처리 장치.
  29. 제27항에 있어서, 상기 제1처리 수단은 제1스테이지, 제2스테이지, 제3스테이지, 제4스테이지, 제5스테이지를 포함하는 파이프 라인 처리를 하고, 제1스테이지에서 메모리로부터 명령을 페치하는 명령 페치부와, 제2스테이지에서 페치된 제1타입의 명령을 해독하는 동시에 제2타입의 명령으로 지정되는 데이터 저장 장소를 검출하는 제1해독부와, 제3스테이지에서 제1해독부의 해독 결과에 따라 제1타입의 명령을 실행하는 제1실행부와, 제4스테이지에서 제1해독부의 해독 결과에 따라 메모리를 액세스하고, 제5스테이지에서 명령의 실행 결과를 레지스터에 저장하는 제어를 하는 데이터 제어부와, 상기 제2처리 수단은, 제2스테이지에서 명령 페치부에 의해 페치된 제2타입의 명령을 해독하는 제2해독부와, 제1모드에서는 제3스테이지에서 상기 단위 시간을 소비하여 명령을 실행하고, 제2모드에서는 신장된 제3스테이지에서 상기 단위 시간의 2배를 소비하여 명령의 실행하는 제2실행부를 포함하고, 상기 파이프 라인 제어 수단은 제1동작 환경에 있는 것으로 지정된 경우에는 제2실행부를 제1모드에서 실행시키고, 제2동작 환경에 있는 것으로 지정된 경우에는 제2모드에서 실행시키며, 상기 데이터 제어부는 제1모드에서는 제4스테이지에서 제2실행부의 실행 결과를 획득하여 제5스테이지에서 레지스터에 기록하고, 제2모드에서 제5스테이지에서 제2실행부의 실행 결과를 획득하여 레지스터에 기록하는 것을 특징으로 하는 데이터 처리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970011067A 1996-03-29 1997-03-28 가변파이프라인단수의데이터처리장치 KR100471794B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-077313 1996-03-29
JP7731396 1996-03-29

Publications (2)

Publication Number Publication Date
KR970066864A true KR970066864A (ko) 1997-10-13
KR100471794B1 KR100471794B1 (ko) 2005-05-16

Family

ID=13630438

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970011067A KR100471794B1 (ko) 1996-03-29 1997-03-28 가변파이프라인단수의데이터처리장치

Country Status (6)

Country Link
US (1) US6018796A (ko)
EP (1) EP0798633B1 (ko)
KR (1) KR100471794B1 (ko)
CN (2) CN1303524C (ko)
DE (1) DE69733444D1 (ko)
TW (1) TW337567B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900364B1 (ko) * 2000-02-16 2009-06-02 엔엑스피 비 브이 인스트럭션 실행 디바이스, 인스트럭션 실행 방법 및 컴퓨터 판독가능 메모리 매체

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6167529A (en) * 1997-12-30 2000-12-26 Intel Corporation Instruction dependent clock scheme
JP2001092662A (ja) * 1999-09-22 2001-04-06 Toshiba Corp プロセッサコア及びこれを用いたプロセッサ
US7024663B2 (en) * 2002-07-10 2006-04-04 Micron Technology, Inc. Method and system for generating object code to facilitate predictive memory retrieval
US20040243875A1 (en) * 2002-12-23 2004-12-02 Vishram Dalvi Instruction dependent clock scheme
JP2007528549A (ja) * 2004-03-10 2007-10-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子回路
JP4444860B2 (ja) 2005-03-10 2010-03-31 富士通株式会社 リコンフィギュラブル回路およびそのコンフィギュレーション方法
CN100451951C (zh) * 2006-01-26 2009-01-14 深圳艾科创新微电子有限公司 Risc cpu中的5+3级流水线设计方法
US7809926B2 (en) * 2006-11-03 2010-10-05 Cornell Research Foundation, Inc. Systems and methods for reconfiguring on-chip multiprocessors
WO2009101976A1 (ja) * 2008-02-15 2009-08-20 Nec Corporation プログラム並列化装置、プログラム並列化方法及びプログラム並列化プログラム
JP5481793B2 (ja) * 2008-03-21 2014-04-23 富士通株式会社 演算処理装置および同装置の制御方法
EP2270653A4 (en) * 2008-03-25 2011-05-25 Fujitsu Ltd MULTI
US11645083B2 (en) * 2013-08-23 2023-05-09 Texas Instruments Incorporated Processor having adaptive pipeline with latency reduction logic that selectively executes instructions to reduce latency
CN105739948A (zh) * 2014-12-12 2016-07-06 超威半导体(上海)有限公司 自适应可调节的流水线以及适应性地调节流水线的方法
KR102171119B1 (ko) 2015-11-05 2020-10-28 삼성전자주식회사 복수개의 블록 기반의 파이프라인을 이용한 데이터 처리 속도 개선 장치 및 그 동작 방법
CN109634667B (zh) * 2018-12-11 2023-03-14 中国电子科技集团公司第四十七研究所 一种基于时钟的双速流水线架构微处理器及其实现方法
CN110045989B (zh) * 2019-03-14 2023-11-14 合肥雷芯智能科技有限公司 一种动态切换式低功耗处理器
CN110780616A (zh) * 2019-09-06 2020-02-11 重庆东渝中能实业有限公司 一种基于流水线技术处理通讯命令的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57168350A (en) * 1981-04-09 1982-10-16 Mitsubishi Electric Corp Information processor
JPS58106641A (ja) * 1981-12-18 1983-06-25 Fujitsu Ltd パイプライン命令実行制御方式
JP2806524B2 (ja) * 1988-03-04 1998-09-30 日本電気株式会社 ベクトル演算命令発行制御方法
JPH02159624A (ja) * 1988-12-13 1990-06-19 Nec Corp 先入れ先出しレジスタ装置
JPH077356B2 (ja) * 1989-05-19 1995-01-30 株式会社東芝 パイプライン方式のマイクロプロセッサ
US5488729A (en) * 1991-05-15 1996-01-30 Ross Technology, Inc. Central processing unit architecture with symmetric instruction scheduling to achieve multiple instruction launch and execution
US5471626A (en) * 1992-05-06 1995-11-28 International Business Machines Corporation Variable stage entry/exit instruction pipeline
US5706459A (en) * 1994-01-06 1998-01-06 Fujitsu Limited Processor having a variable number of stages in a pipeline
SG75756A1 (en) * 1994-02-28 2000-10-24 Intel Corp Method and apparatus for avoiding writeback conflicts between execution units sharing a common writeback path
US5778250A (en) * 1994-05-23 1998-07-07 Cirrus Logic, Inc. Method and apparatus for dynamically adjusting the number of stages of a multiple stage pipeline
US5734598A (en) * 1994-12-28 1998-03-31 Quantum Corporation Low power filter coefficient adaptation circuit for digital adaptive filter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900364B1 (ko) * 2000-02-16 2009-06-02 엔엑스피 비 브이 인스트럭션 실행 디바이스, 인스트럭션 실행 방법 및 컴퓨터 판독가능 메모리 매체

Also Published As

Publication number Publication date
CN1170906A (zh) 1998-01-21
EP0798633A2 (en) 1997-10-01
KR100471794B1 (ko) 2005-05-16
CN1303524C (zh) 2007-03-07
EP0798633B1 (en) 2005-06-08
EP0798633A3 (en) 2000-01-26
CN1607499A (zh) 2005-04-20
US6018796A (en) 2000-01-25
CN1183462C (zh) 2005-01-05
TW337567B (en) 1998-08-01
DE69733444D1 (de) 2005-07-14

Similar Documents

Publication Publication Date Title
KR970066864A (ko) 가변 파이프 라인 단수의 데이터 처리 장치
JP5329541B2 (ja) エイリアスアドレス指定を用いる可変長命令コード化の実装
US6189090B1 (en) Digital signal processor with variable width instructions
KR100423910B1 (ko) 코프로세서 명령 실행 장치 및 방법
US6611909B1 (en) Method and apparatus for dynamically translating program instructions to microcode instructions
KR20040016829A (ko) 파이프라인식 프로세서에서의 예외 취급 방법, 장치 및시스템
JPS6313215B2 (ko)
US5771377A (en) System for speculatively executing instructions using multiple commit condition code storages with instructions selecting a particular storage
JP2008503827A (ja) 命令処理回路
JP3781519B2 (ja) プロセッサの命令制御機構
KR20060021370A (ko) 다수의 명령어 세트를 갖는 데이터 처리 장치 내에서의명령어 부호화
US20060095746A1 (en) Branch predictor, processor and branch prediction method
KR19990007479A (ko) 분기 해저드의 저감을 적을 회로로 실현한 파이프라인 프로세서
KR20030051380A (ko) 마이크로프로세서
KR900016865A (ko) 파이프라인방식의 분기명령제어장치
JPH0520068A (ja) 並列演算処理装置
JPH1091430A (ja) 命令解読装置
US4677545A (en) Microprocessor having macro-rom and main program queues
JPH02293931A (ja) 制御装置
JP2848727B2 (ja) 並列演算処理装置
JP2000181707A (ja) 命令制御装置及びその方法
KR940000960A (ko) 마이크로프로세서
WO2005036384A2 (en) Instruction encoding for vliw processors
KR100515039B1 (ko) 조건부 명령어를 고려한 파이프라인 상태 표시 회로
JPH1020959A (ja) 低消費電力マイクロプロセッサ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee