JPH0812657B2 - デ ー タ 記 憶 装 置 - Google Patents

デ ー タ 記 憶 装 置

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JPH0812657B2
JPH0812657B2 JP60044946A JP4494685A JPH0812657B2 JP H0812657 B2 JPH0812657 B2 JP H0812657B2 JP 60044946 A JP60044946 A JP 60044946A JP 4494685 A JP4494685 A JP 4494685A JP H0812657 B2 JPH0812657 B2 JP H0812657B2
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バーマン・バラゼシ
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テ アール テ テレコミュニ カシオン ラジオエレクトリック エ テレホニク
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Description

【発明の詳細な説明】 本発明は、メモリに内容が変わる主レジスタから出力
されるアドレスコードを供給するアドレス指定要素を具
え、前記主レジスタに主レジスタの内容を更新するため
のインクリメンテーション回路及びローディング回路が
接続され、前記アドレス指定要素が２個の補助レジスタ
を具え、その一方が、主レジスタの内容が到達できる最
小値を記憶し、他方の補助レジスタが、主レジスタが到
達できる最大値を記憶する働きをし、また主レジスタの
内容をテストする比較回路も具えているデータ記憶装置
に関するものである。
このようなデータ記憶装置は広く使用されており、特
に固定形又は適応形トランスバーサルデータ伝送フィル
タの機能を行うために使用されている。メモリは順次の
アドレスにろ波すべき信号のディジタル形態の種々のサ
ンプルを包含しており、こうした信号を処理するために
はこれらのサンプルを蓄わえている記憶位置を巡回的に
アドレスして、RAMタイプメモリにおけるシフトレジス
タをシミュレートする必要がある。
上述した種類のデータ記憶装置は1982年５月3,4,5日
にフランスのパリで開催された音響，音声及び信号処理
についてのアイ・イー・イー・イーの国際会議の論文集
の第２巻に載っているエム・ヤノ，ケー・イノウエ，テ
ー・センバの論文「アン エルエスアイ シグナル プ
ロセッサ」（An LSI Signal Processor）に記載されて
いる。
この既知のデータ記憶装置では、比較回路によって主
レジスタの内容と、最大値を記憶している補助レジスタ
の内容とを比較し、主レジスタの内容が最大アドレス値
に到達した場合に主レジスタの内容を最小アドレス値の
値に設定するように主レジスタの内容を常にインクリメ
ント方向の一方向にのみ更新するものである。
本発明の目的は、タンダムアクセスメモリに対するア
ドレス指定をインクリメント方向及びデクリメント方向
の何れの方向にも繰り返し巡回的に行なえるようにし
て、従来のデータ記憶装置の実行可能な動作範囲を拡張
することにある。
この目的を達成するため、本発明は、外部からの指令
によりインクリメントモードかデクリメントモードが設
定されるデータ記憶装置であって、 反復同期信号を入力する入力手段と、 ランダムアクセスメモリをアドレスするためのアドレ
ス値を記憶する主アドレスレジスタと、 前記インクリメントモードが設定されている場合は前
記主アドレスレジスタのアドレス値を前記同期信号に応
じてステップ状に増加させ、前記デクリメントモードが
設定されている場合は前記主アドレスレジスタのアドレ
ス値を前記同期信号に応じてステップ状に減少させるア
ドレスインクリメンテーション手段と、 前記ランダムアクセスメモリにおけるインクリメント
方向又はデクリメント方向に巡回的にアドレスすべき一
連のアドレスの最大アドレス値を記憶する第１補助記憶
部と、 前記一連のアドレスの最小アドレス値を記憶する第２
補助記憶部と、 前記インクリメントモードが設定されている場合は前
記アドレスレジスタの内容と前記第１補助記憶部の最大
アドレス値とを比較し、前記主アドレスレジスタの内容
が前記最大アドレス値に到達する毎に前記第２補助記憶
部の最小アドレス値を前記主アドレスレジスタにロード
して前記一連のアドレスに対するアドレスのインクリメ
ント処理を繰り返す一方、前記デクリメントモードが設
定されている場合は前記主アドレスレジスタの内容と前
記第２補助記憶部の最小アドレス値とを比較し、前記主
アドレスレジスタの内容が前記最小アドレス値に到達す
る毎に前記第１補助記憶部の前記最大アドレス値を前記
主アドレスレジスタにロードして前記一連のアドレスに
対するアドレスのデクリメント処理を繰り返す第１ロー
ディング手段と、を有していることを特徴とするデータ
記憶装置にある。
本発明の一つの重要な利点はアドレス指定要素がパイ
プラインモードで動作するプロセッサと共に働らくのに
非常によく適していることである。この動作モードでは
パイプライン効果のために結果が遅延を伴なって到達す
る。フィルタリングアルゴリズムにパイプラインモード
を用いると２つの異なる瞬時に同じデータについて２度
の演算を行なう必要があり、これは主レジスタが意のま
まにインクリメントされたりデクリメントされねばなら
ないことを意味している。
それ故、本発明は最大及び最小アドレスコード値の近
傍ですら用いることができ、これにより使用すべきメモ
リセクションの選択の融通性が増す。
本発明の好適例では、アドレス指定要素が命令バスと
データバスとを具えるマイクロプロセッサシステム（装
置）と共働でき、主レジスタの出力端子とデータバスと
の間にローディング手段を設けてマイクロプロセッサシ
ステムのメモリに主レジスタの内容を保管するように、
上記マイクロプロセッサシステムによりいくつもの独立
したトランスバーサルフィルタの機能を実現できるよう
にする。
図面につき本発明を詳細に説明する。
第１図に示すデータ記憶装置１はマイクロプロセッサ
システム２と共働させるものである。この装置１はレジ
スタRIから出力され、バスBUSIを介して送られてくる命
令に基づいて動作し、データ（マイクロプロセッサシス
テム２による計算の結果）はバスBUSDに現われる。デー
タ記憶装置１はその出力端子５にメモリ10用のアドレス
コードを供給する。このアドレスコードは主レジスタと
称されるレジスタ20（主アドレスレジスタ）から出力さ
れる。レジスタ20の内容は制御回路22の制御下で更新す
ることができる。このために制御回路22からリード線LA
Dを介してレジスタ20にロード制御信号を供給する。
データ記憶装置１は２個の補助レジスタ（第１及び第
２補助記憶部）を具えており、その一方のレジスタ30
は、そこから主レジスタ20の内容を更新させることので
きる最小値を記憶する作用をし、他方の補助レジスタ35
は主レジスタ20が到達できる最大値を記憶する働きをす
る。また制御回路22と共働する比較回路37を設ける。こ
の比較回路37の一方の入力端子はレジスタ20の並列出力
端子に接続する。本来加算器38により形成するインクリ
メンテーション回路（インクリメンテーション手段）を
用いて、メモリに記憶されている値を±Δ（Δは１又は
２、４等の如き、２の累乗の小さな整数とする）ずつ変
える。ラッチタイプレジスタ39はレジスタ20の複数個の
出力端子とメモリ10のアドレスコード入力端子に接続さ
れているデータ記憶装置１の出力端子５との間のインタ
ーフェースとして作用する。このレジスタ39は信号▲
▼の値が「０」の時導通状態にセットされる。
本発明によれば、比較回路37と共働する制御回路22に
よって、主レジスタ20の内容が最大（アドレス）値に到
達する場合にレジスタ30に記憶されている最小（アドレ
ス）値を主レジスタ20にロードさせ、主レジスタ20の内
容が最小値に達する場合にはレジスタ35に記憶されてい
る最大値が主レジスタ20にロードされるようにする。
ローディング動作及びインクリメンテーション動作は
４個の入力端子E1,E2,E3及びE4を具ていえる第１マルチ
プレクサ40により行なわれる。入力端子E1はデュアル入
力マルチプレクサ44の出力端子Ｓに接続され、入力端子
E2はバスBUSIに接続され（第２ローディング手段）、入
力端子E3はバスBUSDに接続され（第３ローディング手段
のロード側入力端子E4は加算器38の出力端子に接続され
る。これらの入力端子E1〜E4の内の一つをマルチプレク
サ40の出力端子Ｓに接続するのには２つの指令MUX41,MU
X42により制御して行なう。マルチプレクサ44の入力端
子E1及びE2は別のマルチプレクサ46の入力端子E1及びE2
と結合させる。マルチプレクサ44及び46の入力端子E1は
レジスタ35の並列出力端子に接続し、マルチプレクサ44
及び46の入力端子E2はレジスタ30の出力端子に接続す
る。レジスタ20,30及び35の並列入力端子は全てマルチ
プレクサ40の出力端子Ｓに接続する。マルチプレクサ46
は信号C3（インクリメント／デクリメントモードを表す
信号）により、マルチプレクサ44は論理信号インバータ
49を介して得られる信号C3により制御される。従って、
C3の一方の値によりマルチプレクサ46の入力端子E1と出
力端子Ｓとの間の接続ができ、C3の他方の値によりマル
チプレクサ44の入力端子E2と出力端子Ｓとの間の接続が
できる。（前記比較回路37、マルチプレクサ44,46及び
マルチプレクサ40のE1−Ｓ間が第１ローディング手段に
対応する）。
レジスタ20の並列出力端子は、前述したように、比較
回路37の第１の入力端子に接続するが、この比較回路37
の第２の入力端子はマルチプレクサ46の出力端子Ｓに接
続する。
斯くして本発明はアドレスを巡回的にアドレス指定す
る手段を提供する。これはメモリポインタをΔずつイン
クリメントするための簡単な命令を用いて、最大アドレ
ス値ADMから最小アドレス値ADmへと順次にADM,ADM−Δ
・・・・・ADm＋Δ,ADm,ADM,ADM−Δ，・・・・・のよ
うに、又は最小アドレス値ADmから最大アドレス値ADMへ
と順次にADm,ADm＋Δ，・・・・・,ADM−Δ,ADM,ADm,AD
m＋Δ・・・・・のようにメモリ10の複数のメモリ位置
を巡回的にアドレス指定することを意味する。即ち、本
発明によれば、メモリ10にインクリメンタル又はデクリ
メンタルに且つ巡回的にアドレスすべき適当数のアドレ
スの範囲を決め、最大アドレス及び最小アドレス値を設
定して、前記アドレス範囲を巡回的に両方向にアドレス
指定することができるのであって、例えば最大アドレス
値を「４」とし、最小アドレス値を「１」とする場合
に、123412341234・・・・・のように、又はそれとは逆
方向に43214321・・・・・のようにメモリ10を両方向に
巡回的に繰り返しアドレス指定することができる。Δの
値は例えば、0,1・・・・・とすることができる。
オペランドが、例えば、７ビットに規定される加算回
路38は桁上げ入力端子Ｒを具えている。値Δ２は桁上げ
入力端子Ｒと、或るオペランドに対する６個の上位の入
力端子とに供給する。第７番目の入力端子は値Δ１を受
け取る。他のオペランドに対する７つの入力端子はレジ
スタ20の並列出力端子に接続する。
レジスタ20の並列出力端子は信号SVGにより制御され
る一群の３状態増幅器52（第３ローティング手段のアン
ロード側）を介してバスBUSDにも接続する。斯くしてレ
ジスタ20の内容をマイクロプロセッサ２の一部を形成す
るメモリMEMの記憶位置に保管することができる。こう
していくつかの独立した処理を実行することができる。
意図した用途では、いくつかのトランスバーサルフィル
タの機能を実行させることができる。
クロック70はマイクロプロセッサ２の処理速度を制御
する信号を供給する。このクロック70から２つの周期的
信号を取り出す。これらの信号は、バスBUSI上への命令
の出現速度を決める信号φ１と、周波数が前者の信号φ
１の周波数の２倍である信号FOである。これらの信号を
制御回路22に用いる。制御回路22はプログラムされた論
理アレー80により形成され、これはバスBUSIにより転送
されるデータと信号FOとに基づいて信号S1〜S6と、C3
と、SVGと、Δ１と、Δ２とを供給する。３個のANDゲー
ト81,82及び83はレジスタ35,30及び20用のローディング
信号LMAX,LMIN及びLADを供給する。これらのANDゲート
の３個の入力端子のうちの２個は信号φ１とFOを受信
し、第３の入力端子がそれぞれ信号S1,S2及びS3を受信
する。第４のANDゲート84は一方の入力端子で信号S4を
受信し、他方の入力端子で比較回路37の出力信号CMPを
受信する。２個のORゲート85及び86は指令MUX41及びMUX
42を供給する。これらのORゲートの一方の入力端子はAN
Dゲート84の出力端子に接続し、他方の入力端子はそれ
ぞれ信号S5及びS6をそれぞれ受信する。
論理アレー80は下記の論理式が成立するようにプログ
ラムする。
これらの式内の記号「・」は論理AND動作を示し、記
号「＋」は論理OR動作を示す。変数IiはバスBUSIにより
転送されるビットの値を表わす。
本発明を正しく理解するために、下記の表ＩはC3の値
の関数としてマルチプレクサ46及び44により作られる接
続を示し、表IIは指令MUX41及びMUX42の関数としてマル
チプレクサ40により作られる接続を示す。
本発明装置の動作を説明するために、第２図に示す種
々の命令J0,J1,J2,J3及びJ4を用いる。当面の全ての命
令はI0〜I31として示した32ビットにより形成する。
データ記憶装置１を初期化するためには、命令J0に対
するI0＝I1＝I2＝1,I3＝I4＝０により、又J1に対するI0
＝I1＝I2＝1,I3＝0,I4＝１によりそれぞれ特徴付けられ
る命令J0及びJ1を用いる必要がある。これらの命令J0及
びJ1はレジスタ30及び35に、ビットI13〜I19により決ま
る値「MIN」及び「MAX」をそれぞれロードできるように
する。
レジスタ20へのロードにはI0＝1,I1＝I2＝0,I28＝1,I
29＝0,I31＝１により特徴付けられる命令J2を用いる。
レジスタ20にロードする値はバスBUSDを介して到達
し、その値は処理の開始時にADMINとADMAXとの間の任意
の値をとり得る。
時分割でいくつかのトランスバーサルフィルタの機能
を実現するために同じデータ処理装置を用いる時は、レ
ジスタ20の値を各フィルタ毎にマイクロプロセッサのメ
モリMEMからフェッチし、処理の終了後にレジスタ20の
内容を次の期間のためにメモリに記憶する。
命令J3はビットI25で定まるインクリメンテーション
値Δを与え、その正又は負の符号はビットI24の値によ
り与えられる。命令J4はレジスタ20の内容をメモリMEM
に保管するのに用いられる。命令J3はI0＝I1＝０により
特徴付けられ、命令J4はI0＝1,I1＝0,I2＝1,I3＝I4＝0,
I5＝1,I6＝０により特徴付けられる。
今度は第３図に示す時間線図につきアドレス指定要素
の動作を説明する。
信号φ１の立下り縁の直後に命令J0,J1,J2,…J3…J4
がレジスタR1に到達する。
瞬時t0において、命令J0がデコードされ、信号MUX41
とMUX42とがマルチプレクサ40内でE2とＳの接続が行な
われるような値をとり、瞬時t1でレジスタ30にマルチプ
レクサ40の出力データがロードされる。
次のサイクルにおいては、命令J1がデコードされ、マ
ルチプレクサ40の位置はE2との出力端子Ｓとが接続され
る位置にとどまる。次に、瞬時t2においてはレジスタ35
にレジスタ20が到達できる最大値がロードされる。次の
サイクルにおいては、命令J2がデコードされることによ
りマルチプレクサ40によるE3とＳとの接続が行なわれ
る。瞬時t3にはレジスタ20にマルチプレクサ40の出力デ
ータがロードされる。
瞬時t3からアドレス指定要素が初期化され、アドレス
を供給するようになる。
命令J3をデコードすると指令MUX41及びMUX42が得ら
れ、E4とＳの接続が行なわれるようなものとなる。上述
した例ではレジスタ20が正の値だけでインクリメントさ
れるようになっている。所定数のインクリメンテーショ
ン段階の後、瞬時t4においてレジスタ20がレジスタ35に
記憶されている値に等しい値を蓄えるようになり、信号
CMPが値１をとる。次の命令では所望のインクリメンテ
ーション何時も正であるとする。信号CMPの値「１」を
考慮しているこの状態により、レジスタ20には瞬時t5に
レジスタ30内に蓄わえられている値がロードされるよう
にする。このため、マルチプレクサ40はE1とＳとが接続
されるようにし、マルチプレクサ44はE2−Ｓが接続され
るようにする。またマルチプレクサ46内ではE1−Ｓの接
続が行なわれる。
他のトランスバーサルのフィルタの機能を実現する時
は、前述したように、マイクロプロセッサ２のメモリに
レジスタ20の内容を保管する必要がある。このために、
命令J4を用いるが、この命令J4はデコードされた時信号
SVGが瞬時t6において値１をとる。レジスタ20の出力端
子はレジスタ39と３状態増幅器群52とを介してバスBUSD
に接続する。
【図面の簡単な説明】
第１図は本発明データ処理装置のブロック図、 第２図はいくつかのデータ処理装置用の命令のフォーマ
ットを示す線図、 第３図は第１図のデータ処理装置の動作を示す時間線図
である。 １…データ処理装置 ２…マイクロプロセッサ システム ５…出力端子 10…メモリ 20…主レジスタ 22…制御回路 30…一方の補助レジスタ 35…他方の補助レジスタ 37…比較回路 38…加算器 39…ラッチ タイプ レジスタ 40…第１のマルチプレクサ 44…デュアル入力端子マルチプレクサ 46…マルチプレクサ 49…インバータ 52…３状態増幅器 70…クロック 80…論理アレー 81〜84…ANDゲート 85,86…ORゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−224497（ＪＰ，Ａ) 特開 昭59−56276（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】外部からの指令によりインクリメントモー
    ドかデクリメントモードが設定されるデータ記憶装置で
    あって、 反復同期信号を入力する入力手段と、 ランダムアクセスメモリをアドレスするためのアドレス
    値を記憶する主アドレスレジスタと、 前記インクリメントモードが設定されている場合は前記
    主アドレスレジスタのアドレス値を前記同期信号に応じ
    てステップ状に増加させ、前記デクリメントモードが設
    定されている場合は前記主アドレスレジスタのアドレス
    値を前記同期信号に応じてステップ状に減少させるアド
    レスインクリメンテーション手段と、 前記ランダムアクセスメモリにおけるインクリメント方
    向又はデクリメント方向に巡回的にアドレスすべき一連
    のアドレスの最大アドレス値を記憶する第１補助記憶部
    と、 前記一連のアドレスの最小アドレス値を記憶する第２補
    助記憶部と、 前記インクリメントモードが設定されている場合は前記
    主アドレスレジスタの内容と前記第１補助記憶部の最大
    アドレス値とを比較し、前記主アドレスレジスタの内容
    が前記最大アドレス値に到達する毎に前記第２補助記憶
    部の前記最小アドレス値を前記主アドレスレジスタにロ
    ードして前記一連のアドレスに対するアドレスのインク
    リメント処理を繰り返す一方、前記デクリメントモード
    が設定されている場合は前記主アドレスレジスタの内容
    と前記第２補助記憶部の最小アドレス値とを比較し、前
    記主アドレスレジスタの内容が前記最小アドレス値に到
    達する毎に前記第１補助記憶部の前記最大アドレス値を
    前記主アドレスレジスタにロードして前記一連のアドレ
    スに対するアドレスのデクリメント処理を繰り返す第１
    ローディング手段と、 を有していることを特徴とするデータ記憶装置。
  2. 【請求項２】前記ランダムアクセスメモリがトランスバ
    ーサルフィルタの係数又はデータを記憶することを特徴
    とする特許請求の範囲第１項に記載のデータ記憶装置。
  3. 【請求項３】前記第１及び第２補助記憶部と第１外部バ
    スとの間に第２ローディング手段を設けることにより前
    記第１外部バスを経て供給される前記最大及び最小アド
    レス値を前記第１及び第２補助記憶部に各々記憶させ、
    且つ、前記主アドレスレジスタと第２外部バスとの間に
    第３ローディング手段を設けることにより前記第２外部
    バスを経て供給されるアドレス値を前記主アドレスレジ
    スタに記憶させるようにしたことを特徴とする特許請求
    の範囲第１項に記載のデータ記憶装置。
  4. 【請求項４】前記第３ローディング手段が双方向に作動
    し、前記主アドレスレジスタの内容を外部に保管するた
    めに、上記内容を前記第２外部バスに選択的に導出する
    ことを特徴とする特許請求の範囲第３項に記載のデータ
    記憶装置。
JP60044946A 1984-03-13 1985-03-08 デ ー タ 記 憶 装 置 Expired - Lifetime JPH0812657B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8403813 1984-03-13
FR8403813A FR2561429B1 (fr) 1984-03-13 1984-03-13 Dispositif d'adressage pour fournir a une memoire des codes d'adresse

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Publication Number Publication Date
JPS60206317A JPS60206317A (ja) 1985-10-17
JPH0812657B2 true JPH0812657B2 (ja) 1996-02-07

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ID=9301963

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Application Number Title Priority Date Filing Date
JP60044946A Expired - Lifetime JPH0812657B2 (ja) 1984-03-13 1985-03-08 デ ー タ 記 憶 装 置

Country Status (5)

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US (1) US4787065A (ja)
EP (1) EP0155731B1 (ja)
JP (1) JPH0812657B2 (ja)
DE (1) DE3568098D1 (ja)
FR (1) FR2561429B1 (ja)

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