JP3119404B2 - フィルタ・デバイス - Google Patents
フィルタ・デバイスInfo
- Publication number
- JP3119404B2 JP3119404B2 JP05107738A JP10773893A JP3119404B2 JP 3119404 B2 JP3119404 B2 JP 3119404B2 JP 05107738 A JP05107738 A JP 05107738A JP 10773893 A JP10773893 A JP 10773893A JP 3119404 B2 JP3119404 B2 JP 3119404B2
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- JP
- Japan
- Prior art keywords
- multiplier
- data
- sram
- eeprom
- filter
- Prior art date
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はアダプティブなフィル
タ・デバイスに関する。
タ・デバイスに関する。
【０００２】
【従来の技術】従来、アダプティブなフィルタを実現す
るためには、一般にＤＳＰ等のプログラマブルなデジタ
ル素子が利用されていたが、ＤＳＰは高価格、大型であ
るため、１個のＤＳＰに対して、計算結果をフィードバ
ックして、複数回の乗算を行っており、タップ数の多い
フィルタについては充分な計算速度が得られないという
問題があった。また、ＤＳＰを用いる場合これをコント
ロールするためのＣＰＵ等が必要であり、全体回路のコ
ンパクト化が困難であった。
るためには、一般にＤＳＰ等のプログラマブルなデジタ
ル素子が利用されていたが、ＤＳＰは高価格、大型であ
るため、１個のＤＳＰに対して、計算結果をフィードバ
ックして、複数回の乗算を行っており、タップ数の多い
フィルタについては充分な計算速度が得られないという
問題があった。また、ＤＳＰを用いる場合これをコント
ロールするためのＣＰＵ等が必要であり、全体回路のコ
ンパクト化が困難であった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、アダプテ
ィブなフィルタでありながら、高速であり、かつ独立し
たデバイスとしての使用が可能なフィルタ・デバイスを
提供することを目的とする。
従来の問題点を解消すべく創案されたもので、アダプテ
ィブなフィルタでありながら、高速であり、かつ独立し
たデバイスとしての使用が可能なフィルタ・デバイスを
提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明に係るフィルタ
・デバイスは、複数の乗算器を並列接続して専用ハード
ウエアとしての高速性を実現し、さらに乗数を保持する
手段としてＥＥＰＲＯＭを内蔵し、独立使用を可能とし
たものである。
・デバイスは、複数の乗算器を並列接続して専用ハード
ウエアとしての高速性を実現し、さらに乗数を保持する
手段としてＥＥＰＲＯＭを内蔵し、独立使用を可能とし
たものである。
【０００５】
【実施例】次に、この発明に係るフィルタ・デバイスの
１実施例を図面に基づいて説明する。図１において、フ
ィルタ・デバイスは複数の乗算器Ｍ及び遅延・加算器
Ａ、メモリＳＲＡＭ、アドレスカウンタＡＤＲＣＴＲ、
不揮発性メモリＥＥＰＲＯＭ及びコントロール部ＣＯＮ
ＴＲＯＬから構成される。並列に接続された乗算器には
ＳＲＡＭ及びＥＥＰＲＯＭが接続されいる。このＳＲＡ
ＭとＥＥＰＲＯＭは外付回路ＯＣで接続され、これらＳ
ＲＡＭ及びＥＥＰＲＯＭにはコントロール部及びアドレ
スカンウンタが接続されている。
１実施例を図面に基づいて説明する。図１において、フ
ィルタ・デバイスは複数の乗算器Ｍ及び遅延・加算器
Ａ、メモリＳＲＡＭ、アドレスカウンタＡＤＲＣＴＲ、
不揮発性メモリＥＥＰＲＯＭ及びコントロール部ＣＯＮ
ＴＲＯＬから構成される。並列に接続された乗算器には
ＳＲＡＭ及びＥＥＰＲＯＭが接続されいる。このＳＲＡ
ＭとＥＥＰＲＯＭは外付回路ＯＣで接続され、これらＳ
ＲＡＭ及びＥＥＰＲＯＭにはコントロール部及びアドレ
スカンウンタが接続されている。
【０００６】このフィルタ・デバイスは、入力データＸ
に対して順次所定の乗数を乗じるものであり、その乗数
はまずＳＲＡＭにデジタルデータＤとして入力される。
ＳＲＡＭに入力されたデジタルデータＤは、ＳＲＡＭの
アドレスに書き込まれて保持され、乗算器Ｍに乗数とし
て出力される。なお、乗算器は複数個を並列しているの
で、１乗算サイクルごとに１回のフィルタ演算が実行さ
れ、その処理速度は高速である。ここに、ＤＳＰを用い
た演算では複数回の乗算を順次実行し、その出力を積算
することによって１回のフィルタ演算が完了する。従っ
て、従来の構成に比較して少なくとも乗算回路個数に比
例した倍率だけ処理速度が向上する。
に対して順次所定の乗数を乗じるものであり、その乗数
はまずＳＲＡＭにデジタルデータＤとして入力される。
ＳＲＡＭに入力されたデジタルデータＤは、ＳＲＡＭの
アドレスに書き込まれて保持され、乗算器Ｍに乗数とし
て出力される。なお、乗算器は複数個を並列しているの
で、１乗算サイクルごとに１回のフィルタ演算が実行さ
れ、その処理速度は高速である。ここに、ＤＳＰを用い
た演算では複数回の乗算を順次実行し、その出力を積算
することによって１回のフィルタ演算が完了する。従っ
て、従来の構成に比較して少なくとも乗算回路個数に比
例した倍率だけ処理速度が向上する。
【０００７】このＳＲＡＭに書き込まれた全てのデジタ
ルデータＤは、また、適宜コントロール部によりＥＥＰ
ＲＯＭの対応したアドレスに書き込み保持され、その後
乗算器Ｍに乗数として出力される。この様に本発明は、
ＳＲＡＭ及びＥＥＰＲＯＭの両者が使用可能なアダプテ
ィブなフィルタ・デバイスである。
ルデータＤは、また、適宜コントロール部によりＥＥＰ
ＲＯＭの対応したアドレスに書き込み保持され、その後
乗算器Ｍに乗数として出力される。この様に本発明は、
ＳＲＡＭ及びＥＥＰＲＯＭの両者が使用可能なアダプテ
ィブなフィルタ・デバイスである。
【０００８】前記ＥＥＰＲＯＭはＤＲＡＭ、ＳＲＡＭな
どと異なり、電力を供給せずとも前記乗数を保存でき、
ＥＥＰＲＯＭに所定の乗数を格納した後は、フィルタ・
デバイスはあたかも専用回路により構成されたフィルタ
・デバイスのように、何等コントロールを要することな
く所望のフィルタ特性が発揮される。例えば、オーディ
オ機器の回路に本フィルタ・デバイスを組込む場合、微
妙な素子ばらつきに対処すべく、乗数を調整、設定して
所望の特性を確保しておけば、フィルタ・デバイスは独
立した１個の部品として取扱うことが可能となる。なお
ＣＰＵ、システムメモリ等を機器に組込んだ場合、ソフ
トウエア的に最適フィルタを実現し得るが、この場合、
回路規模、消費電力とも大になる。
どと異なり、電力を供給せずとも前記乗数を保存でき、
ＥＥＰＲＯＭに所定の乗数を格納した後は、フィルタ・
デバイスはあたかも専用回路により構成されたフィルタ
・デバイスのように、何等コントロールを要することな
く所望のフィルタ特性が発揮される。例えば、オーディ
オ機器の回路に本フィルタ・デバイスを組込む場合、微
妙な素子ばらつきに対処すべく、乗数を調整、設定して
所望の特性を確保しておけば、フィルタ・デバイスは独
立した１個の部品として取扱うことが可能となる。なお
ＣＰＵ、システムメモリ等を機器に組込んだ場合、ソフ
トウエア的に最適フィルタを実現し得るが、この場合、
回路規模、消費電力とも大になる。
【０００９】なお、ＳＲＡＭからＥＥＰＲＯＭへデータ
を書き込むためには充分な電圧を必要とするため、ＥＥ
ＰＲＯＭに接続されたＳＲＡＭからの外付回路ＯＣを昇
圧回路として用いている。ここに昇圧回路をＬＳＩ内部
に持つ場合、内部全体の耐圧を高める必要があり、コス
トアップとなる。なお、これらＳＲＡＭ及びＥＥＰＲＯ
Ｍのアドレスはアドレスカウンタによりカウントされ
る。
を書き込むためには充分な電圧を必要とするため、ＥＥ
ＰＲＯＭに接続されたＳＲＡＭからの外付回路ＯＣを昇
圧回路として用いている。ここに昇圧回路をＬＳＩ内部
に持つ場合、内部全体の耐圧を高める必要があり、コス
トアップとなる。なお、これらＳＲＡＭ及びＥＥＰＲＯ
Ｍのアドレスはアドレスカウンタによりカウントされ
る。
【００１０】このアドレスカウンタにはクロックＣＫが
入力されており、またコントロール部にも同期のクロッ
クＣＫが入力されている。このコントロール部には、Ｓ
ＲＡＭ及びＥＥＰＲＯＭ等の周辺デバイスの状態に関す
る情報（ステータス）が入力され、このコントロール部
はＳＲＡＭのライト・イネーブル（ＳＷＥ）、アウト・
イネーブル（ＳＯＥ）、アドレス（ＳＡ）、チップ・イ
ネーブル（ＳＣＥ）並びにＥＥＰＲＯＭのアウト・イネ
ーブル（ＥＯＥ）、ライト・イネーブル（ＥＷＥ）、チ
ップ・イネーブル（ＥＣＥ）をコントロール信号ＣＴＲ
Ｌによりそれぞれ制御している。
入力されており、またコントロール部にも同期のクロッ
クＣＫが入力されている。このコントロール部には、Ｓ
ＲＡＭ及びＥＥＰＲＯＭ等の周辺デバイスの状態に関す
る情報（ステータス）が入力され、このコントロール部
はＳＲＡＭのライト・イネーブル（ＳＷＥ）、アウト・
イネーブル（ＳＯＥ）、アドレス（ＳＡ）、チップ・イ
ネーブル（ＳＣＥ）並びにＥＥＰＲＯＭのアウト・イネ
ーブル（ＥＯＥ）、ライト・イネーブル（ＥＷＥ）、チ
ップ・イネーブル（ＥＣＥ）をコントロール信号ＣＴＲ
Ｌによりそれぞれ制御している。
【００１１】図２は、乗数が格納されるレジスタＲを乗
算器Ｍの近傍に分散して配置したブロック図である。こ
の様にレジスタＲを乗算器Ｍの近傍に配置することで、
レジスタから乗算器までの配線が短縮され、またデータ
精度が向上し、更に他の回路に対するノイズが低減す
る。
算器Ｍの近傍に分散して配置したブロック図である。こ
の様にレジスタＲを乗算器Ｍの近傍に配置することで、
レジスタから乗算器までの配線が短縮され、またデータ
精度が向上し、更に他の回路に対するノイズが低減す
る。
【００１２】
【発明の効果】前述のとおり、この発明に係るフィルタ
・デバイスは、複数の乗算器を並列接続して専用ハード
ウエアとしての高速性を実現し、さらに乗数を保持する
手段としてＥＥＰＲＯＭを内蔵し、独立使用を可能とす
るので、アダプティブなフィルタでありながら、高速で
あり、かつ独立したデバイスとして使用が可能であると
いう効果を有する。
・デバイスは、複数の乗算器を並列接続して専用ハード
ウエアとしての高速性を実現し、さらに乗数を保持する
手段としてＥＥＰＲＯＭを内蔵し、独立使用を可能とす
るので、アダプティブなフィルタでありながら、高速で
あり、かつ独立したデバイスとして使用が可能であると
いう効果を有する。
【図１】この発明に係るフィルタ・バイスの第１の実施
例を示すブロック図である。
例を示すブロック図である。
【図２】この発明に係るフィルタ・バイスの第２の実施
例を示すブロック図である。
例を示すブロック図である。
Ｍ 乗算器 ＳＲＡＭ メモリ ＥＥＰＲＯＭ 不揮発性メモリ ＡＤＲＣＴＲ アドレスカウンタ ＣＯＮＴＲＯＬ コントロール部 ＣＴＲＬ コントロール信号 ＣＫ クロック Ｄ デジタルデータ ＳＷＥ ＳＲＡＭのライト・イネーブル ＳＯＥ ＳＲＡＭのアウト・イネーブル ＳＡ ＳＲＡＭのアドレス ＳＣＥ ＳＲＡＭのチップ・イネーブル ＥＯＥ ＥＥＰＲＯＭのアウト・イネーブル ＥＷＥ ＥＥＰＲＯＭのライト・イネーブル ＥＣＥ ＥＥＰＲＯＭのチップ・イネーブル ＯＵＴ 出力 ＯＣ 外付回路 Ｒ レジスタ Ａ 遅延・加算器 Ｘ 入力データ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 審査官 畑中 博幸 (56)参考文献 特開 昭61−112417（ＪＰ，Ａ) 特開 平２−19902（ＪＰ，Ａ) 特開 平２−81398（ＪＰ，Ａ) 特開 平３−73496（ＪＰ，Ａ) 特開 平４−68709（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/06 635 H03H 17/06 655 H03H 17/06 671
Claims (2)
- 【請求項１】並列に入力される入力データに所定の乗数
データを乗じる複数の乗算器と、これら乗算器の出力を
順次遅延及び加算する加算器とを用いてフィルタ動作す
るフィルタ・デバイスであって、 乗数データが入力され前記乗算器に供給するＳＲＡＭ
と、 ＳＲＡＭから乗数データが供給され前記乗算器に供給す
るＥＥＰＲＯＭと、 ＳＲＡＭ内の乗数データを前記乗算器及びＥＥＰＲＯＭ
に供給する制御、及び、ＥＥＰＲＯＭ内の乗数データを
前記乗算器に供給する制御を選択的にするコントロール
回路と、 を備えることを特徴とする フィルタ・デバイス。 - 【請求項２】並列に入力される入力データに所定の乗数
データを乗じる複数の乗算器と、これら乗算器の出力を
順次遅延及び加算する加算器とを用いてフィルタ動作す
るフィルタ・デバイスであって、 前記乗算器にそれぞれ接続され各乗算器に乗数データを
供給するレジスタと、 乗数データが入力され前記レジスタに供給するＳＲＡＭ
と、 ＳＲＡＭから乗数データが供給され前記レジスタに供給
するＥＥＰＲＯＭと、 ＳＲＡＭ内の乗数データを前記レジスタ及びＥＥＰＲＯ
Ｍに供給する制御、及び、ＥＥＰＲＯＭ内の乗数データ
を前記レジスタに供給する制御を選択的にするコントロ
ール回路と、 を備えることを特徴とするフィルタ・デバイス。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05107738A JP3119404B2 (ja) | 1993-04-08 | 1993-04-08 | フィルタ・デバイス |
| US08/216,826 US5502664A (en) | 1993-03-25 | 1994-03-23 | Filter device including SRAM and EEPROM devices |
| US08/377,041 US5563812A (en) | 1993-03-25 | 1995-01-23 | Filter device including analog and digital circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05107738A JP3119404B2 (ja) | 1993-04-08 | 1993-04-08 | フィルタ・デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06296120A JPH06296120A (ja) | 1994-10-21 |
| JP3119404B2 true JP3119404B2 (ja) | 2000-12-18 |
Family
ID=14466709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05107738A Expired - Fee Related JP3119404B2 (ja) | 1993-03-25 | 1993-04-08 | フィルタ・デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119404B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3390762B2 (ja) | 1995-07-28 | 2003-03-31 | シャープ株式会社 | マッチドフィルタ回路 |
-
1993
- 1993-04-08 JP JP05107738A patent/JP3119404B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06296120A (ja) | 1994-10-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |