JP3125672B2 - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JP3125672B2 JP3125672B2 JP08033071A JP3307196A JP3125672B2 JP 3125672 B2 JP3125672 B2 JP 3125672B2 JP 08033071 A JP08033071 A JP 08033071A JP 3307196 A JP3307196 A JP 3307196A JP 3125672 B2 JP3125672 B2 JP 3125672B2
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Description
【０００１】
【発明の属する技術分野】本発明はディジタルフィルタ
に関し、特に複数の入力をフィルタリング処理して出力
するディジタルフィルタに関する。
に関し、特に複数の入力をフィルタリング処理して出力
するディジタルフィルタに関する。
【０００２】
【従来の技術】ディジタルフィルタの従来の構成を図５
及び図６を参照して説明する。
及び図６を参照して説明する。
【０００３】図５は、単一入力を累積演算する演算器の
構成を示す図である。図５を参照して、サンプリング周
期に同期して入力する信号（ＩＮ）１を演算器（ＭＰ
Ｕ）２０１で演算し、演算結果をレジスタ２０２に記憶
し１サンプリング期間遅延させた信号を、演算器２０１
にて、次の入力信号１と演算して、累積加算を行なう。
単一入力のディジタルフィルタの場合、一般的に、図５
に示す構成の累積演算器を用いられる。
構成を示す図である。図５を参照して、サンプリング周
期に同期して入力する信号（ＩＮ）１を演算器（ＭＰ
Ｕ）２０１で演算し、演算結果をレジスタ２０２に記憶
し１サンプリング期間遅延させた信号を、演算器２０１
にて、次の入力信号１と演算して、累積加算を行なう。
単一入力のディジタルフィルタの場合、一般的に、図５
に示す構成の累積演算器を用いられる。
【０００４】しかし、複数の入力信号をフィルタリング
処理し、複数の出力信号を出力するシステムを構成しよ
うとするとき、複数入力／複数出力のチャネル数分の累
積演算器が必要となり、回路規模、消費電力、及び価格
がいずれも増大することになる。
処理し、複数の出力信号を出力するシステムを構成しよ
うとするとき、複数入力／複数出力のチャネル数分の累
積演算器が必要となり、回路規模、消費電力、及び価格
がいずれも増大することになる。
【０００５】複数入力／複数出力を１つの演算器で累積
演算する装置として、図６に示すような構成がある（例
えば特開平４−３１３９０９号公報の従来例参照）。こ
の従来の装置では、２チャネルの入力が時分割で演算器
３０１に入力され、チャネル数分のレジスタ３０２、３
０３にて演算結果を記憶及び遅延させながら、累積演算
を行なっている。
演算する装置として、図６に示すような構成がある（例
えば特開平４−３１３９０９号公報の従来例参照）。こ
の従来の装置では、２チャネルの入力が時分割で演算器
３０１に入力され、チャネル数分のレジスタ３０２、３
０３にて演算結果を記憶及び遅延させながら、累積演算
を行なっている。
【０００６】
【発明が解決しようとする課題】図６に示した従来の累
積演算器は、複数チャネルの累積演算を単一演算器にて
時分割に行なうことが可能である。しかしながら、この
従来の累積演算器においては、時分割処理を行なうため
のレジスタが直列に接続され、演算を行なうたびに全レ
ジスタの内容が書き換えられるため、チャネル数が増え
ると、消費電力が増加するという問題を有している。
積演算器は、複数チャネルの累積演算を単一演算器にて
時分割に行なうことが可能である。しかしながら、この
従来の累積演算器においては、時分割処理を行なうため
のレジスタが直列に接続され、演算を行なうたびに全レ
ジスタの内容が書き換えられるため、チャネル数が増え
ると、消費電力が増加するという問題を有している。
【０００７】また、演算器の持つ全チャネルが用いられ
ることを前提に構成されたハードウェアであるため、回
路動作中のチャネル数の変更が不可能である。
ることを前提に構成されたハードウェアであるため、回
路動作中のチャネル数の変更が不可能である。
【０００８】従って、本発明は、上記問題点に鑑みて為
されたものであって、その目的は、複数入力をフィルタ
リングし、複数出力するディジタルフィルタにおいて、
低消費電力化、チャネル選択の容易化を図るディジタル
フィルタを提供することを目的とする。
されたものであって、その目的は、複数入力をフィルタ
リングし、複数出力するディジタルフィルタにおいて、
低消費電力化、チャネル選択の容易化を図るディジタル
フィルタを提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的は、本発明によ
れば、複数の入力信号を各々信号処理して出力する、複
数入力／複数出力型のディジタルフィルタにおいて、累
積演算回路が、複数の入力信号から１つの入力信号を選
択して出力する第１のセレクタと、前記第１のセレクタ
の出力を第１の入力端に入力する２入力演算器と、前記
演算器の出力を前記選択された入力に対応して記憶する
ように制御される複数のレジスタを、互いに並列に配置
してなるレジスタ群と、前記レジスタ群の出力を入力と
し、このうちの１つの出力を選択して出力する第２のセ
レクタと、前記第１及び第２のセレクタの信号選択と前
記レジスタ群のデ−タ書き換えとを制御する制御回路
と、を備え、前記レジスタ群は、１サンプリング周期内
でいずれも一回のみデ−タの書き換えを行うように制御
され、前記第２のセレクタの出力をフィルタ出力として
出力すると共に、前記演算器の第２の入力端へ帰還入力
し、複数入力を時分割に処理し、チャネル選択を前記制
御回路により行うことで、回路動作中にチャネル数の変
更、及びチャネルの選択を可能とした、ことを特徴とす
るディジタルフィルタによって達成される。
れば、複数の入力信号を各々信号処理して出力する、複
数入力／複数出力型のディジタルフィルタにおいて、累
積演算回路が、複数の入力信号から１つの入力信号を選
択して出力する第１のセレクタと、前記第１のセレクタ
の出力を第１の入力端に入力する２入力演算器と、前記
演算器の出力を前記選択された入力に対応して記憶する
ように制御される複数のレジスタを、互いに並列に配置
してなるレジスタ群と、前記レジスタ群の出力を入力と
し、このうちの１つの出力を選択して出力する第２のセ
レクタと、前記第１及び第２のセレクタの信号選択と前
記レジスタ群のデ−タ書き換えとを制御する制御回路
と、を備え、前記レジスタ群は、１サンプリング周期内
でいずれも一回のみデ−タの書き換えを行うように制御
され、前記第２のセレクタの出力をフィルタ出力として
出力すると共に、前記演算器の第２の入力端へ帰還入力
し、複数入力を時分割に処理し、チャネル選択を前記制
御回路により行うことで、回路動作中にチャネル数の変
更、及びチャネルの選択を可能とした、ことを特徴とす
るディジタルフィルタによって達成される。
【００１０】本発明のディジタルフィルタにおいては、
前記制御回路が、前記レジスタ群のうち、前記第１のセ
レクタで選択された入力信号に応じて、該入力信号に対
応する１つのレジスタのみに対して前記演算器の演算結
果の書き込みを可とするように制御することを特徴とす
る。
前記制御回路が、前記レジスタ群のうち、前記第１のセ
レクタで選択された入力信号に応じて、該入力信号に対
応する１つのレジスタのみに対して前記演算器の演算結
果の書き込みを可とするように制御することを特徴とす
る。
【００１１】
【作用】本発明の原理・作用を図面を参照して以下に説
明する。図１は、本発明の構成を説明するための図であ
る。図１を参照して、複数の入力信号ＩＮ１〜ＩＮｎを
セレクタ１０１で選択し、セレクタ１０１の出力を演算
器１０３の一側入力端に入力して時分割で演算し、演算
結果は複数のレジスタ１０４〜１０６のうちコントロー
ルユニット１０２で指定されたレジスタに格納され、セ
レクタ１０７が複数のレジスタのうち１つを選択してフ
ィルタ出力とし、このフィルタ出力は演算器１０３の他
側入力端に帰還入力とされる。
明する。図１は、本発明の構成を説明するための図であ
る。図１を参照して、複数の入力信号ＩＮ１〜ＩＮｎを
セレクタ１０１で選択し、セレクタ１０１の出力を演算
器１０３の一側入力端に入力して時分割で演算し、演算
結果は複数のレジスタ１０４〜１０６のうちコントロー
ルユニット１０２で指定されたレジスタに格納され、セ
レクタ１０７が複数のレジスタのうち１つを選択してフ
ィルタ出力とし、このフィルタ出力は演算器１０３の他
側入力端に帰還入力とされる。
【００１２】本発明によれば、複数のレジスタは各信号
のサンプリング周期に１回しか動作しないため、チャネ
ル数が増えても消費電力を上記従来例よりも低く抑える
ことができる。また、コントローラの制御により回路動
作中に使用チャネルの変更を容易に行なうことが可能で
ある。
のサンプリング周期に１回しか動作しないため、チャネ
ル数が増えても消費電力を上記従来例よりも低く抑える
ことができる。また、コントローラの制御により回路動
作中に使用チャネルの変更を容易に行なうことが可能で
ある。
【００１３】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００１４】［実施形態１］図２は、本発明の実施形態
の構成を示す図である。図２を参照して、複数の入力Ｉ
Ｎ１〜ＩＮｎは、セレクタ４０１により時分割に選択さ
れて順次演算器４０２の一側入力端に入力される。演算
器４０２は、レジスタ４０４、４０５、…、４０６に格
納されていた１サンプリング周期前の信号であって、セ
レクタ４０７を介して選択され他側入力端に帰還入力さ
れた信号との演算を行ない、各チャネル毎の時分割累積
演算を行なう。各チャネルの選択はリングカウンタ４０
３の値によりセレクタ４０１が信号選択を行なう。演算
器４０２の演算結果は複数のレジスタ４０４〜４０６の
うちリングカウンタ４０３で指定されたレジスタに格納
される。そして、上記したように、レジスタ４０４、４
０５、…、４０６に保持された値はセレクタ４０７に入
力されセレクタ４０７で選択されてフィルタ出力として
出力されると共に、演算器４０２の他側入力端に帰還入
力される。図２に示すように、セレクタ４０７における
各レジスタ出力の選択は、リングカウンタ４０３の値に
より行なわれる。
の構成を示す図である。図２を参照して、複数の入力Ｉ
Ｎ１〜ＩＮｎは、セレクタ４０１により時分割に選択さ
れて順次演算器４０２の一側入力端に入力される。演算
器４０２は、レジスタ４０４、４０５、…、４０６に格
納されていた１サンプリング周期前の信号であって、セ
レクタ４０７を介して選択され他側入力端に帰還入力さ
れた信号との演算を行ない、各チャネル毎の時分割累積
演算を行なう。各チャネルの選択はリングカウンタ４０
３の値によりセレクタ４０１が信号選択を行なう。演算
器４０２の演算結果は複数のレジスタ４０４〜４０６の
うちリングカウンタ４０３で指定されたレジスタに格納
される。そして、上記したように、レジスタ４０４、４
０５、…、４０６に保持された値はセレクタ４０７に入
力されセレクタ４０７で選択されてフィルタ出力として
出力されると共に、演算器４０２の他側入力端に帰還入
力される。図２に示すように、セレクタ４０７における
各レジスタ出力の選択は、リングカウンタ４０３の値に
より行なわれる。
【００１５】図２に示した本発明の実施形態のタイミン
グチャートを図３に示す。図３に示すように、リングカ
ウンタ４０３の値が「１」の時、チャネル１（１−ｃ
ｈ）の入力が演算器４０２に入力され、１サンプリング
レート前のチャネル１の演算結果であってレジスタ１に
保持されセレクタ４０７を介して演算器４０２にフィー
ドバック入力された値と演算を行ない、この演算結果
（１−ｃｈの演算結果）はリングカウンタ４０３の値
「１」で書き込み可とされたレジスタ１に書き込み保持
される（リングカウンタ４０３の出力はレジスタ４０４
〜４０６に入力されており、カウンタ値が「１」の時は
例えばレジスタ４０４のみが書き込み可とされる）。図
３のタイミング図からも明らかなように、本実施形態に
おいては、レジスタ群は、１サンプリング周期内で、い
ずれも１回しかデータの書き換えを行なわないため、チ
ャネル数が増えても低消費電力で演算を行なうことが可
能である。
グチャートを図３に示す。図３に示すように、リングカ
ウンタ４０３の値が「１」の時、チャネル１（１−ｃ
ｈ）の入力が演算器４０２に入力され、１サンプリング
レート前のチャネル１の演算結果であってレジスタ１に
保持されセレクタ４０７を介して演算器４０２にフィー
ドバック入力された値と演算を行ない、この演算結果
（１−ｃｈの演算結果）はリングカウンタ４０３の値
「１」で書き込み可とされたレジスタ１に書き込み保持
される（リングカウンタ４０３の出力はレジスタ４０４
〜４０６に入力されており、カウンタ値が「１」の時は
例えばレジスタ４０４のみが書き込み可とされる）。図
３のタイミング図からも明らかなように、本実施形態に
おいては、レジスタ群は、１サンプリング周期内で、い
ずれも１回しかデータの書き換えを行なわないため、チ
ャネル数が増えても低消費電力で演算を行なうことが可
能である。
【００１６】［実施形態２］図４は、本発明の第２の実
施形態の構成を示す図である。図４に示すように、セレ
クタ６０１、６０７の選択制御信号を出力するコントロ
ーラとしてデコーダ６０３を用い、外部入力、またはＲ
ＯＭ（読み出し専用メモリ）が格納するインストラクシ
ョン（命令）をデコードし、時分割の際の入力チャネル
を選択する。
施形態の構成を示す図である。図４に示すように、セレ
クタ６０１、６０７の選択制御信号を出力するコントロ
ーラとしてデコーダ６０３を用い、外部入力、またはＲ
ＯＭ（読み出し専用メモリ）が格納するインストラクシ
ョン（命令）をデコードし、時分割の際の入力チャネル
を選択する。
【００１７】このような構成としたことにより、回路動
作中でもインストラクションにより累積演算を行なうチ
ャネル数を任意に選択することが可能とされ、更にラン
ダムなチャネルの選択を行なうことが可能とされる。
作中でもインストラクションにより累積演算を行なうチ
ャネル数を任意に選択することが可能とされ、更にラン
ダムなチャネルの選択を行なうことが可能とされる。
【００１８】上記した本発明の実施形態は、出力帰還型
のＩＩＲ（Infinite Impulse Response）型のディジタ
ルフィルタのみならず、入力とフィルタ係数との累積加
算演算からなるＦＩＲ（Finite Impulse Response）型
のディジタルフィルタに対しても適用可能である。
のＩＩＲ（Infinite Impulse Response）型のディジタ
ルフィルタのみならず、入力とフィルタ係数との累積加
算演算からなるＦＩＲ（Finite Impulse Response）型
のディジタルフィルタに対しても適用可能である。
【００１９】
【発明の効果】以上、説明したように、本発明によれ
ば、複数のチャネル入力をセレクタにより選択し、演算
結果を演算器出力に並列に設けたレジスタに格納するこ
とにより複数チャネルの累積演算をチャネル数が増大し
た場合にも、消費電力の増大を抑止し、低消費電力化を
達成することができるという効果を有する。
ば、複数のチャネル入力をセレクタにより選択し、演算
結果を演算器出力に並列に設けたレジスタに格納するこ
とにより複数チャネルの累積演算をチャネル数が増大し
た場合にも、消費電力の増大を抑止し、低消費電力化を
達成することができるという効果を有する。
【００２０】また、本発明によれば、チャネルの選択を
コントロール回路により行なうことにより、回路動作中
でも自由にチャネル数の変更、ランダムなチャネルの選
択を行なうことができる。
コントロール回路により行なうことにより、回路動作中
でも自由にチャネル数の変更、ランダムなチャネルの選
択を行なうことができる。
【図１】本発明の構成を説明するための図である。
【図２】本発明の一実施形態の構成を示す図である。
【図３】本発明の一実施形態の動作を示すタイミング図
である。
である。
【図４】本発明の第２の実施形態の構成を示す図であ
る。
る。
【図５】従来の単一入力の累積演算器の構成を示す図で
ある。
ある。
【図６】従来の複数入力の累積演算器の構成を示す図で
ある。
ある。
１０１ セレクタ １０２ コントロールユニット（制御ユニット） １０３ 演算器 １０４〜１０６ レジスタ １０７ セレクタ ２０１ 演算器 ２０２ レジスタ ３０１ 演算器 ３０２、３０３ レジスタ ４０１ セレクタ ４０２、６０２ 演算器 ４０３ リングカウンタ ４０４、４０５、４０６ レジスタ ４０７、６０７ セレクタ ６０１ セレクタ ６０３ デコーダ ６０４〜６０６ レジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/00 - 17/08 G06F 17/10
Claims (5)
- 【請求項１】複数の入力信号を各々信号処理して出力す
る、複数入力／複数出力型のディジタルフィルタにおい
て、 累積演算回路が、 複数の入力信号から１つの入力信号を選択して出力する
第１のセレクタと、 前記第１のセレクタの出力を第１の入力端に入力する２
入力演算器と、 前記演算器の出力を前記選択された入力に対応して記憶
するように制御される複数のレジスタを互いに並列に配
置してなるレジスタ群と、 前記レジスタ群の出力を入力とし、このうちの１つの出
力を選択して出力する第２のセレクタと、 前記第１及び第２のセレクタの信号選択と前記レジスタ
群のデ−タ書き換えとを制御する制御回路と、 を備え、 前記レジスタ群は、１サンプリング周期内でいずれも一
回のみデ−タの書き換えを行うように制御され、 前記第２のセレクタの出力をフィルタ出力として出力す
ると共に、前記演算器の第２の入力端へ帰還入力し、 複数入力を時分割に処理し、 チャネル選択を前記制御回路により行うことで、回路動
作中にチャネル数の変更、及びチャネルの選択を可能と
した、 ことを特徴とするディジタルフィルタ。 - 【請求項２】前記制御回路が、前記レジスタ群のうち、
前記第１のセレクタで選択された入力信号に応じて該入
力信号に対応する１つのレジスタのみに対して前記演算
器の演算結果の書き込みを可とするように制御すること
を特徴とする請求項１記載のディジタルフィルタ。 - 【請求項３】前記レジスタ群が、前記複数の入力と同数
の互いに並列配置されたレジスタからなることを特徴と
する請求項１記載のディジタルフィルタ。 - 【請求項４】前記制御回路が、複数の入力を順次選択す
る信号を出力するカウンタからなることを特徴とする請
求項１記載のディジタルフィルタ。 - 【請求項５】前記制御回路が、前記第１及び第２のセレ
クタに対して前記複数の入力を任意に選択するための手
段を備えたことを特徴とする請求項１記載のディジタル
フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08033071A JP3125672B2 (ja) | 1996-01-26 | 1996-01-26 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08033071A JP3125672B2 (ja) | 1996-01-26 | 1996-01-26 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205346A JPH09205346A (ja) | 1997-08-05 |
| JP3125672B2 true JP3125672B2 (ja) | 2001-01-22 |
Family
ID=12376500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08033071A Expired - Fee Related JP3125672B2 (ja) | 1996-01-26 | 1996-01-26 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125672B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200491679Y1 (ko) * | 2017-02-14 | 2020-06-03 | 정찬회 | 색칠 팔레트 교구 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6279020B1 (en) * | 1997-12-23 | 2001-08-21 | U.S. Philips Corporation | Programmable circuit for realizing a digital filter |
-
1996
- 1996-01-26 JP JP08033071A patent/JP3125672B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200491679Y1 (ko) * | 2017-02-14 | 2020-06-03 | 정찬회 | 색칠 팔레트 교구 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09205346A (ja) | 1997-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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