JPS6160474B2 - - Google Patents
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- Publication number
- JPS6160474B2 JPS6160474B2 JP13196580A JP13196580A JPS6160474B2 JP S6160474 B2 JPS6160474 B2 JP S6160474B2 JP 13196580 A JP13196580 A JP 13196580A JP 13196580 A JP13196580 A JP 13196580A JP S6160474 B2 JPS6160474 B2 JP S6160474B2
- Authority
- JP
- Japan
- Prior art keywords
- memory bank
- elements
- register
- vector
- section
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- Expired
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- 238000010586 diagram Methods 0.000 description 7
- 230000001788 irregular Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はパイプライン演算装置に関し、特に２
以上のベクトルレジスタにセツトされる複数個の
エレメントを、それぞれインタリーブして格納す
るようにしたパイプライン演算装置に関する。
以上のベクトルレジスタにセツトされる複数個の
エレメントを、それぞれインタリーブして格納す
るようにしたパイプライン演算装置に関する。
従来にパイプライン演算装置では、ベクトル演
算ａi＋ｂi＝ｃi（ｉ＝０〜ｎ）を行なうとき、第
１図に示すように、ベクトルレジスタを例えば複
数のメモリバンク＃０〜＃２で構成しておき、メ
モリバンク＃０にエレメントa0，a1…ａoをセツ
トし、メモリバンク＃１にエレメントb0，b1…ｂ
oをセツトし、これらのメモリバンク＃０，＃１
から上記各エレメントを順次読出して、演算装置
１で上記演算を行ない、その演算結果c0，c1…ｃ
oをメモリバンク＃２にセツトしていた。したが
つてメモリバンク＃０および＃１からエレメント
a0，a1…ａoおよびb0，b1…ｂoを読出していると
きに、これらのメモリバンンク＃０，＃１に書込
むことができない。それ故、例えば演算装置２で
乗算を行ないその結果を特定のエレメント、例え
ばa1として書込み処理を行なうような場合には、
メモリバンク＃０から上記ベクトル演算のために
必要なエレメントが全部読出されたあとでなけれ
ば書込むことができず、しかもこの読出しのため
にメモリバンクが長時間占有されるので、データ
処理速度が遅くなるという問題が存在した。
算ａi＋ｂi＝ｃi（ｉ＝０〜ｎ）を行なうとき、第
１図に示すように、ベクトルレジスタを例えば複
数のメモリバンク＃０〜＃２で構成しておき、メ
モリバンク＃０にエレメントa0，a1…ａoをセツ
トし、メモリバンク＃１にエレメントb0，b1…ｂ
oをセツトし、これらのメモリバンク＃０，＃１
から上記各エレメントを順次読出して、演算装置
１で上記演算を行ない、その演算結果c0，c1…ｃ
oをメモリバンク＃２にセツトしていた。したが
つてメモリバンク＃０および＃１からエレメント
a0，a1…ａoおよびb0，b1…ｂoを読出していると
きに、これらのメモリバンンク＃０，＃１に書込
むことができない。それ故、例えば演算装置２で
乗算を行ないその結果を特定のエレメント、例え
ばa1として書込み処理を行なうような場合には、
メモリバンク＃０から上記ベクトル演算のために
必要なエレメントが全部読出されたあとでなけれ
ば書込むことができず、しかもこの読出しのため
にメモリバンクが長時間占有されるので、データ
処理速度が遅くなるという問題が存在した。
したがつて本発明はこのような問題を改善する
ために複数個のメモリバンクにエレメントデータ
をインタリーブして格納し、同じ番号のエレメン
トデータを同一メモリバンクに格納するようにし
たパイプライン演算装置を提供することを目的と
するものであつて、このために本発明のパイプラ
イン演算装置では、複数のベクトルレジスタのメ
モリバンクにそれぞれベクトルレジスタのエレメ
ントを格納し、このエレメントを順次読出してパ
イプライン演算部で演算するようにしたパイプラ
イン演算装置において、上記ベクトルレジスタの
エレメントを上記複数のメモリバンクにインタリ
ーブして格納するとともに同一番号のエレメント
データを同一メモリバンクに格納し、上記パイプ
ライン演算部の一方の入力部にメモリバンクから
出力されやデータがセツトされる第１入力レジス
タと該第１入力レジスタからの出力がセツトされ
る第２入力レジスタを設け、他方の入力部に上記
メモリバンクから出力されたデータがセツトされ
る第３入力レジスタを設け、上記メモリバンク内
の同一番号のエレメントデータを同時に上記パイ
プライン演算部に供給するように構成したことを
特徴とする。
ために複数個のメモリバンクにエレメントデータ
をインタリーブして格納し、同じ番号のエレメン
トデータを同一メモリバンクに格納するようにし
たパイプライン演算装置を提供することを目的と
するものであつて、このために本発明のパイプラ
イン演算装置では、複数のベクトルレジスタのメ
モリバンクにそれぞれベクトルレジスタのエレメ
ントを格納し、このエレメントを順次読出してパ
イプライン演算部で演算するようにしたパイプラ
イン演算装置において、上記ベクトルレジスタの
エレメントを上記複数のメモリバンクにインタリ
ーブして格納するとともに同一番号のエレメント
データを同一メモリバンクに格納し、上記パイプ
ライン演算部の一方の入力部にメモリバンクから
出力されやデータがセツトされる第１入力レジス
タと該第１入力レジスタからの出力がセツトされ
る第２入力レジスタを設け、他方の入力部に上記
メモリバンクから出力されたデータがセツトされ
る第３入力レジスタを設け、上記メモリバンク内
の同一番号のエレメントデータを同時に上記パイ
プライン演算部に供給するように構成したことを
特徴とする。
以下本発明の一実施例を第２図乃至第４図にも
とづき説明する。
とづき説明する。
第２図はメモリバンクの説明図、第３図は本発
明の一実施例構成図、第４図はその動作説明図で
ある。
明の一実施例構成図、第４図はその動作説明図で
ある。
図中、３，４，５，６はそれぞれメモリバン
ク、７はロード用パイプライン処理部、８，９，
１０はそれぞれ入力レジスタ、１１乃至１９はそ
れぞれマルチプレクサ、２０乃至２６はリードレ
ジスタ、２７は加算器、２８はストア用パイプラ
イン処理部、２９は乗算器である。
ク、７はロード用パイプライン処理部、８，９，
１０はそれぞれ入力レジスタ、１１乃至１９はそ
れぞれマルチプレクサ、２０乃至２６はリードレ
ジスタ、２７は加算器、２８はストア用パイプラ
イン処理部、２９は乗算器である。
メモリバンク３，４，５，６はそれぞれベクト
ルレジスタ部＃０〜＃ｎに区分けされているもの
であつて、エレメントa0はメモリバンク３のベク
トルレジスタ部＃０にセツトされ、エレメントa1
はメモリバンク４のベクトルレジスタ部＃０にセ
ツトされ、エレメントa2はメモリバンク５のベク
トルレジスタ部＃０にセツトされ、エレメントa3
はメモリバンク６のベクトルレジスタ部＃０にセ
ツトされる。したがつてエレメントa0〜a3はメモ
リバンク３〜６のベクトルレジスタ部＃０にイン
タリーブしてセツトされることになる。同様にエ
レメントa4，a5，a6，a7…もメモリバンク３〜６
のベクトルレジスタ部＃０にインタリーブしてセ
ツトされるものである。
ルレジスタ部＃０〜＃ｎに区分けされているもの
であつて、エレメントa0はメモリバンク３のベク
トルレジスタ部＃０にセツトされ、エレメントa1
はメモリバンク４のベクトルレジスタ部＃０にセ
ツトされ、エレメントa2はメモリバンク５のベク
トルレジスタ部＃０にセツトされ、エレメントa3
はメモリバンク６のベクトルレジスタ部＃０にセ
ツトされる。したがつてエレメントa0〜a3はメモ
リバンク３〜６のベクトルレジスタ部＃０にイン
タリーブしてセツトされることになる。同様にエ
レメントa4，a5，a6，a7…もメモリバンク３〜６
のベクトルレジスタ部＃０にインタリーブしてセ
ツトされるものである。
またエレメントb0，b1，b2，b3…はメモリバン
ク３〜６のベクトルレジスタ部＃１にインタリー
ブしてセツトされる。このときエレメントb0はエ
レメントa0と同一のメモリバンク３にセツトさ
れ、エレメントb1はエレメントa1と同一のメモリ
バンク４にセツトされ、エレメントb2はエレメン
トa2と同一のメモリバンク５にセツトされ、エレ
メントb3はエレメントa3と同一のメモリバンク６
にセツトされ、同様にエレメントb4，b5…はエレ
メントa4，a5…と同一のメモリバンクにセツトさ
れる。
ク３〜６のベクトルレジスタ部＃１にインタリー
ブしてセツトされる。このときエレメントb0はエ
レメントa0と同一のメモリバンク３にセツトさ
れ、エレメントb1はエレメントa1と同一のメモリ
バンク４にセツトされ、エレメントb2はエレメン
トa2と同一のメモリバンク５にセツトされ、エレ
メントb3はエレメントa3と同一のメモリバンク６
にセツトされ、同様にエレメントb4，b5…はエレ
メントa4，a5…と同一のメモリバンクにセツトさ
れる。
そしてエレメントc0，c1，c2…も、同様にエレ
メントa0，a1，a2…と同一のメモリバンクにおけ
るベクトルレジスタ部＃２にインタリーブしてセ
ツトされ、エレメントn0，n1，n2…もそれぞれま
た同様にエレメントa0，a1，a2…と同一のメモリ
バンクにセツトされるものである。換言すれば各
エレメントは同一添字のものが同一メモリバンク
にセツトされている。
メントa0，a1，a2…と同一のメモリバンクにおけ
るベクトルレジスタ部＃２にインタリーブしてセ
ツトされ、エレメントn0，n1，n2…もそれぞれま
た同様にエレメントa0，a1，a2…と同一のメモリ
バンクにセツトされるものである。換言すれば各
エレメントは同一添字のものが同一メモリバンク
にセツトされている。
ロード用パイプライン処理部７は、データ処理
に必要なデータを主記憶装置MEM（図示省略）
より読出したり、この主記憶装置MEMより読出
したデータの順番が不揃いであつたり、読出した
時間に間隔のあるときはこれをつめたりして、入
力レジスタ９に対しデータを供給するものであ
る。
に必要なデータを主記憶装置MEM（図示省略）
より読出したり、この主記憶装置MEMより読出
したデータの順番が不揃いであつたり、読出した
時間に間隔のあるときはこれをつめたりして、入
力レジスタ９に対しデータを供給するものであ
る。
入力レジスタ８は、加算器２７による演算結果
がセツトされるレジスタであり、入力レジスタ９
は上記ロード用パイプライン処理部７から出力さ
れるデータがセツトされるレジスタであり、入力
レジ１０は乗算器２９による演算結果がセツトさ
れるレジスタである。
がセツトされるレジスタであり、入力レジスタ９
は上記ロード用パイプライン処理部７から出力さ
れるデータがセツトされるレジスタであり、入力
レジ１０は乗算器２９による演算結果がセツトさ
れるレジスタである。
マルチプレクサ１１は入力レジスタ８，９，１
０にセツトされたデータをメモリバンク３に選択
的にセツトするための選択手段であり、マルチプ
レクサ１２は入力レジスタ８，９，１０にセツト
されたデータをメモリバンク４に選択的にセツト
するための選択手段であり、マルチプレクサ１
３，１４は、同様に、入力レジスタ８，９，１０
にセツトされたデータメモリバンク５あるいは６
に選択的にセツトするための選択手段である。
０にセツトされたデータをメモリバンク３に選択
的にセツトするための選択手段であり、マルチプ
レクサ１２は入力レジスタ８，９，１０にセツト
されたデータをメモリバンク４に選択的にセツト
するための選択手段であり、マルチプレクサ１
３，１４は、同様に、入力レジスタ８，９，１０
にセツトされたデータメモリバンク５あるいは６
に選択的にセツトするための選択手段である。
そしてマルチプレクサ１５はメモリバンク３，
４，５，６にセツトされたデータを選択的にリー
ドレジスタ２０にセツトするための選択手段であ
り、マルチプレクサ１６，１７，１８，１９は、
同様に、メモリバンク３，４，５，６にセツトさ
れたデータをリードレジスタ２２，２３，２４あ
るいは２６に選択的にセツトするための選択手段
である。
４，５，６にセツトされたデータを選択的にリー
ドレジスタ２０にセツトするための選択手段であ
り、マルチプレクサ１６，１７，１８，１９は、
同様に、メモリバンク３，４，５，６にセツトさ
れたデータをリードレジスタ２２，２３，２４あ
るいは２６に選択的にセツトするための選択手段
である。
ストア用パイプライン処理部２８はメモリバン
ク３，４，５，６にセツトされたデータを図示省
略した主記憶装置MEMに対して格納するための
種々の制御を行なうものである。
ク３，４，５，６にセツトされたデータを図示省
略した主記憶装置MEMに対して格納するための
種々の制御を行なうものである。
次に本発明の動作を、ベクトルレジスタ部＃０
にセツトされたエレメントa0，a1，a2…と、ベク
トルレジスタ部＃１にセツトされたエレメント
b0，b1，b2…を加算器２７で加算して、その結果
をベクトルレジスタ部＃２のエレメントc0，c1，
c2…としてセツトする場合について説明する。
にセツトされたエレメントa0，a1，a2…と、ベク
トルレジスタ部＃１にセツトされたエレメント
b0，b1，b2…を加算器２７で加算して、その結果
をベクトルレジスタ部＃２のエレメントc0，c1，
c2…としてセツトする場合について説明する。
まず、第４図ロにおけるサイクルτ０におい
て、メモリバンク３からエレメントa0を読出し、
記号Ａで示されるリードレジスタ２０にセツトす
る。そして次のサイクルτ１において、リードレ
ジスタ２０にセツトされたエレメントa0を、記号
Ｂで示されるリードレジスタ２１に転送するとと
もにメモリバンク３からエレメントb0を読出し、
記号Ｃで示されるリードレジスタ２２にセツトす
る。このようにしてサイクルτ１でリードレジス
タ２１，２２にセツトされたエレメントa0，b0に
もとづき、次のサイクルτ２以降でパイプライン
構造を有する加算器２７で加算が行なわれ、その
演算結果が入力レジスタ８にセツトされ、マルチ
プレクサ１１を経由してメモリバンク３のベクト
ルレジスタ部＃２領域にエレメントc0として格納
されることになる。勿論サイクルτ１において、
リードレジスタ２０にはメモリバンク４から読出
されたエレメントa1がセツトされ、サイクルτ２
にはこのエレメントa1はリードレジスタ２１に転
送されリードレジスタ２２にはエレメントb1がセ
ツトされる。したがつてサイクルτ３以降にはエ
レメントa1とb1にもとづく加算処理が行なわれる
ことになる。このようにして加算器２７にはａi
＋ｂi＝Ｃi（ｉ＝０〜ｎ）のベクトル計算が行な
われることになる。
て、メモリバンク３からエレメントa0を読出し、
記号Ａで示されるリードレジスタ２０にセツトす
る。そして次のサイクルτ１において、リードレ
ジスタ２０にセツトされたエレメントa0を、記号
Ｂで示されるリードレジスタ２１に転送するとと
もにメモリバンク３からエレメントb0を読出し、
記号Ｃで示されるリードレジスタ２２にセツトす
る。このようにしてサイクルτ１でリードレジス
タ２１，２２にセツトされたエレメントa0，b0に
もとづき、次のサイクルτ２以降でパイプライン
構造を有する加算器２７で加算が行なわれ、その
演算結果が入力レジスタ８にセツトされ、マルチ
プレクサ１１を経由してメモリバンク３のベクト
ルレジスタ部＃２領域にエレメントc0として格納
されることになる。勿論サイクルτ１において、
リードレジスタ２０にはメモリバンク４から読出
されたエレメントa1がセツトされ、サイクルτ２
にはこのエレメントa1はリードレジスタ２１に転
送されリードレジスタ２２にはエレメントb1がセ
ツトされる。したがつてサイクルτ３以降にはエ
レメントa1とb1にもとづく加算処理が行なわれる
ことになる。このようにして加算器２７にはａi
＋ｂi＝Ｃi（ｉ＝０〜ｎ）のベクトル計算が行な
われることになる。
したがつて本発明によれば上記ベクトル計算の
間に特定のメモリバンクが占有されることがない
ので、例えば乗算器２９による演算結果にもとづ
き特定のエレメントを書換えるような場合では、
非常に短時間でこれを行なうことができる。しか
も本発明では、各ベクトルレジスタのエレメント
のうち同一番号のエレメントが同一のメモリバン
クにセツトされているので、エレメントの位置が
固定されており、制御が非常に容易になる。それ
故本発明によればベクトル演算を非常に効率よく
実行することができる。
間に特定のメモリバンクが占有されることがない
ので、例えば乗算器２９による演算結果にもとづ
き特定のエレメントを書換えるような場合では、
非常に短時間でこれを行なうことができる。しか
も本発明では、各ベクトルレジスタのエレメント
のうち同一番号のエレメントが同一のメモリバン
クにセツトされているので、エレメントの位置が
固定されており、制御が非常に容易になる。それ
故本発明によればベクトル演算を非常に効率よく
実行することができる。
なお上記説明ではメモリバンクを４個使用し加
算器および乗算器により演算を行なう場合につい
て説明したが、勿論本発明はこれのみに限定され
るものではない。
算器および乗算器により演算を行なう場合につい
て説明したが、勿論本発明はこれのみに限定され
るものではない。
第１図は従来のベクトル演算を行なうパイプラ
イン演算装置の説明図、第２図は本発明における
メモリバンクの説明図、第３図は本発明の一実施
例構成図、第４図は本発明の動作説明図である。 図中、３，４，５，６はそれぞれメモリバン
ク、７はロード用パイプライン処理部、８，９，
１０はそれぞれ入力レジスタ、１１乃至１９はそ
れぞれマルチプレクサ、２０乃至２６はリードレ
ジスタ、２７は加算器、２８はストア用パイプラ
イン処理部、２９は乗算器を示す。
イン演算装置の説明図、第２図は本発明における
メモリバンクの説明図、第３図は本発明の一実施
例構成図、第４図は本発明の動作説明図である。 図中、３，４，５，６はそれぞれメモリバン
ク、７はロード用パイプライン処理部、８，９，
１０はそれぞれ入力レジスタ、１１乃至１９はそ
れぞれマルチプレクサ、２０乃至２６はリードレ
ジスタ、２７は加算器、２８はストア用パイプラ
イン処理部、２９は乗算器を示す。
Claims (1)
- １ 複数のベクトルレジスタのメモリバンクにそ
れぞれベクトルレジスタのエレメントを格納し、
このエレメントを順次読出してパイプライン演算
部で演算するようにしたパイプライン演算装置に
おいて、上記ベクトルレジスタのエレメントを上
記複数のメモリバンクにインタリーブして格納す
るとともに同一番号のエレメントデータを同一メ
モリバンクに格納し、上記パイプライン演算部の
一方の入力部にメモリバンクから出力されたデー
タがセツトされる第１入力レジスタと該第１入力
レジスタからの出力がセツトされる第２入力レジ
スタを設け、他方の入力部に上記メモリバンクか
ら出力されたデータがセツトされる第３入力レジ
スタを設け、上記メモリバンク内の同一番号のエ
レメントデータを同時に上記パイプライン演算部
に供給するように構成したことを特徴とするパイ
プライン演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13196580A JPS5757372A (en) | 1980-09-22 | 1980-09-22 | Pipeline operating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13196580A JPS5757372A (en) | 1980-09-22 | 1980-09-22 | Pipeline operating device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5757372A JPS5757372A (en) | 1982-04-06 |
| JPS6160474B2 true JPS6160474B2 (ja) | 1986-12-20 |
Family
ID=15070358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13196580A Granted JPS5757372A (en) | 1980-09-22 | 1980-09-22 | Pipeline operating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5757372A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792779B2 (ja) * | 1988-10-08 | 1995-10-09 | 日本電気株式会社 | データ転送制御装置 |
| JP4572941B2 (ja) * | 2008-02-26 | 2010-11-04 | エヌイーシーコンピュータテクノ株式会社 | ベクトル演算装置 |
-
1980
- 1980-09-22 JP JP13196580A patent/JPS5757372A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5757372A (en) | 1982-04-06 |
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