JPS6218953B2 - - Google Patents
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- JPS6218953B2 JPS6218953B2 JP16663679A JP16663679A JPS6218953B2 JP S6218953 B2 JPS6218953 B2 JP S6218953B2 JP 16663679 A JP16663679 A JP 16663679A JP 16663679 A JP16663679 A JP 16663679A JP S6218953 B2 JPS6218953 B2 JP S6218953B2
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- JP
- Japan
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- vector
- element data
- register
- vector register
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- 230000015654 memory Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、ベクトル演算処理装置、特にベクト
ルのエレメント・データをインタリーブさらたメ
モリ形式のベクトル・レジスタに格納しておいて
演算処理するベクトル演算処理装置において、演
算器の出力を入力側に直接供給する分枝ルート
と、予め定めたベクトル・レジスタへの主記憶装
置からの書込みデータを上記演算器の入力に直接
供給する直接入力ルートとをもうけ、上記インタ
リーブ数の減少をはかつたベクトル演算処理装置
に関するものである。
ルのエレメント・データをインタリーブさらたメ
モリ形式のベクトル・レジスタに格納しておいて
演算処理するベクトル演算処理装置において、演
算器の出力を入力側に直接供給する分枝ルート
と、予め定めたベクトル・レジスタへの主記憶装
置からの書込みデータを上記演算器の入力に直接
供給する直接入力ルートとをもうけ、上記インタ
リーブ数の減少をはかつたベクトル演算処理装置
に関するものである。
ベクトル演算に当つては、一般にベクトルＢに
属するエレメント・データb1，b2，b3…および／
またはベクトルＣに属するエレメント・データ
c1，c2，c3，…をパイプライン処理演算器によつ
て演算し、その結果のエレメント・データa1，
a2，a3…をベクトルＡに属するエレメント・デー
タとするようにされる。この場合、上記ベクトル
Ｂのエレメント・データは例えば＃ｉベクトル・
レジスタ＃iVRに、上記ベクトルＣのエレメン
ト・データは例えば＃ｊベクトル・レジスタ
＃jVRに、上記ベクトルＡのエレメント・データ
は例えば＃ｋベクトル・レジスタ＃kVRに格納
されておりまた格納するようにされる。
属するエレメント・データb1，b2，b3…および／
またはベクトルＣに属するエレメント・データ
c1，c2，c3，…をパイプライン処理演算器によつ
て演算し、その結果のエレメント・データa1，
a2，a3…をベクトルＡに属するエレメント・デー
タとするようにされる。この場合、上記ベクトル
Ｂのエレメント・データは例えば＃ｉベクトル・
レジスタ＃iVRに、上記ベクトルＣのエレメン
ト・データは例えば＃ｊベクトル・レジスタ
＃jVRに、上記ベクトルＡのエレメント・データ
は例えば＃ｋベクトル・レジスタ＃kVRに格納
されておりまた格納するようにされる。
上記ベクトル・レジスタは一般にメモリ形式に
構成され、一方上記演算処理をパイプライン処理
によつて実行するために、メモリ形式に構成され
たベクトル・レジスタはインタリーブされる。
構成され、一方上記演算処理をパイプライン処理
によつて実行するために、メモリ形式に構成され
たベクトル・レジスタはインタリーブされる。
しかし、このようにインタリーブした場合で
も、第１図図示の如く、 (A) D2によつて示される主記憶上のベクトルの
エレメント・データを＃０ベクトル・レジスタ
＃0VRにロードし（VL命令）、 (B) ＃０ベクトル・レジスタ＃0VRに格納されて
いるベクトルのエレメント・データと＃１ベク
トル・レジスタ＃1VRに格納されているベクト
ルのエレメント・データとを乗算して、＃２ベ
クトル・レジスタ＃2VRに格納し（VM命
令）、 (C) ＃２ベクトル・レジスタ＃2VRに格納されて
いるベクトルのエレメント・データと＃３ベク
トル・レジスタ＃3VRに格納されているベクト
ルのエレメント・データとを加算して、＃４ベ
クトル・レジスタ＃4VRに格納する（VA命
令）、 処理を連続して実行しようとすると、(i)＃０ベク
トル・レジスタ＃0VRに書込む、(ii)＃０ベクト
ル・レジスタ＃0VRから読出す、(iii)＃１ベクト
ル・レジスタ＃1VRから読出す、(iv)＃２ベクト
ル・レジスタ＃2VRに書込む、(v)＃２ベクトル・
レジスタ＃2VRから読出す、(vi)＃３ベクトル・レ
ジスタ＃3VRから読出す、(vii)＃４ベクトル・レジ
スタ4VRに書込む処理が必要となる。
も、第１図図示の如く、 (A) D2によつて示される主記憶上のベクトルの
エレメント・データを＃０ベクトル・レジスタ
＃0VRにロードし（VL命令）、 (B) ＃０ベクトル・レジスタ＃0VRに格納されて
いるベクトルのエレメント・データと＃１ベク
トル・レジスタ＃1VRに格納されているベクト
ルのエレメント・データとを乗算して、＃２ベ
クトル・レジスタ＃2VRに格納し（VM命
令）、 (C) ＃２ベクトル・レジスタ＃2VRに格納されて
いるベクトルのエレメント・データと＃３ベク
トル・レジスタ＃3VRに格納されているベクト
ルのエレメント・データとを加算して、＃４ベ
クトル・レジスタ＃4VRに格納する（VA命
令）、 処理を連続して実行しようとすると、(i)＃０ベク
トル・レジスタ＃0VRに書込む、(ii)＃０ベクト
ル・レジスタ＃0VRから読出す、(iii)＃１ベクト
ル・レジスタ＃1VRから読出す、(iv)＃２ベクト
ル・レジスタ＃2VRに書込む、(v)＃２ベクトル・
レジスタ＃2VRから読出す、(vi)＃３ベクトル・レ
ジスタ＃3VRから読出す、(vii)＃４ベクトル・レジ
スタ4VRに書込む処理が必要となる。
このような処理を第２図図示の如く同時並列実
行するパイプライン処理によつて実行させようと
すると、少なくとも７ウエイのインタリーブされ
た構成を必要とすることにより、ベクトル・レジ
スタを構成する記憶装置のハードウエアが大とな
る。
行するパイプライン処理によつて実行させようと
すると、少なくとも７ウエイのインタリーブされ
た構成を必要とすることにより、ベクトル・レジ
スタを構成する記憶装置のハードウエアが大とな
る。
本発明は、上記の点を改善することを目的とし
ており、インタリーブのウエイ数を可能な限り減
少することを目的としている。そしてそのため、
本発明のベクトル演算処理装置は、主記憶装置を
そなえると共にｍ箇のベクトル・レジスタをそな
え、該ｍ箇の中の１つのベクトル・レジスタに格
納されているベクトルＢに属する複数のエレメン
ト・データb1，b2，b3…および／または他の１つ
のベクトル・レジスタに格納されているベクトル
Ｃに属する複数のエレメント・データc1，c2，c3
…をパイプライン処理によつて演算し、その結果
のエレメント・データa1，a2，a3…をベクトルＡ
に属するエレメント・データとして上記ｍ箇のベ
クトル・レジスタの１つに格納するベクトル演算
処理システムにおいて、上記ベクトル・レジスタ
内の互に連続する番地が互に異なるバンクに位置
するように上記ｍ箇のベクトル・レジスタをｋバ
ンクのメモリにインタリーブした記憶装置によつ
て構成すると共に、上記記憶装置から読出したエ
レメント・データを演算する演算器の出力を当該
演算器の入力側に直接供給する分枝ルートをもう
け、かつ上記ｍ箇のベクトル・レジスタの予め定
められた少なくとも１つのベクトル・レジスタに
対する上記主記憶装置からの書込みデータを上記
演算器の入力に直接供給する直接入力ルートをも
うけたことを特徴としている。以下図面を参照し
つつ説明する。
ており、インタリーブのウエイ数を可能な限り減
少することを目的としている。そしてそのため、
本発明のベクトル演算処理装置は、主記憶装置を
そなえると共にｍ箇のベクトル・レジスタをそな
え、該ｍ箇の中の１つのベクトル・レジスタに格
納されているベクトルＢに属する複数のエレメン
ト・データb1，b2，b3…および／または他の１つ
のベクトル・レジスタに格納されているベクトル
Ｃに属する複数のエレメント・データc1，c2，c3
…をパイプライン処理によつて演算し、その結果
のエレメント・データa1，a2，a3…をベクトルＡ
に属するエレメント・データとして上記ｍ箇のベ
クトル・レジスタの１つに格納するベクトル演算
処理システムにおいて、上記ベクトル・レジスタ
内の互に連続する番地が互に異なるバンクに位置
するように上記ｍ箇のベクトル・レジスタをｋバ
ンクのメモリにインタリーブした記憶装置によつ
て構成すると共に、上記記憶装置から読出したエ
レメント・データを演算する演算器の出力を当該
演算器の入力側に直接供給する分枝ルートをもう
け、かつ上記ｍ箇のベクトル・レジスタの予め定
められた少なくとも１つのベクトル・レジスタに
対する上記主記憶装置からの書込みデータを上記
演算器の入力に直接供給する直接入力ルートをも
うけたことを特徴としている。以下図面を参照し
つつ説明する。
第３図は本発明に用いるベクトル・レジスタの
一実施例構成、第４図は本発明の一実施例構成を
示す。
一実施例構成、第４図は本発明の一実施例構成を
示す。
本発明の場合、第１図に上述した如き処理を実
行する場合、 (1) 命令VLにおいてロードされた＃０ベクト
ル・レジスタ＃0VRの内容が次の命令VMにお
いて直ちに利用されること、 (2) 命令VMにおいてストアされた＃２ベクト
ル・レジスタ＃2VRの内容が次の命令VAにお
いて直ちに利用されること、 に注目し、図示１および２をリンクするようにす
る。該リンクを行なうには例えば命令VMによつ
て行なわれた演算結果の＃２ベクトル・レジスタ
＃2VRへの書込みと共にその結果を直接次の命令
VAのための演算器入力側へ分枝するようにすれ
ばよい。このようにすることによつて、上記イン
タリーブ数は５ウエイで足りることとなる。そし
て更に予め定めたベクトル・レジスタ例えば＃０
ベクトル・レジスタ＃0VRへの書込み（ロード命
令による11から＃0VRへの）を省略して、図示次
の命令VMのための演算器の入力に直接供給する
分岐した直接入力ルートをもうけるようにすれば
４ウエイで足りることとなる。即ち、第１図図示
の演算を行なう場合、＃１，＃２，＃３，＃４の
各ベクトル・レジスタを並列にアクセスできるよ
うにすれば足りることとなる。
行する場合、 (1) 命令VLにおいてロードされた＃０ベクト
ル・レジスタ＃0VRの内容が次の命令VMにお
いて直ちに利用されること、 (2) 命令VMにおいてストアされた＃２ベクト
ル・レジスタ＃2VRの内容が次の命令VAにお
いて直ちに利用されること、 に注目し、図示１および２をリンクするようにす
る。該リンクを行なうには例えば命令VMによつ
て行なわれた演算結果の＃２ベクトル・レジスタ
＃2VRへの書込みと共にその結果を直接次の命令
VAのための演算器入力側へ分枝するようにすれ
ばよい。このようにすることによつて、上記イン
タリーブ数は５ウエイで足りることとなる。そし
て更に予め定めたベクトル・レジスタ例えば＃０
ベクトル・レジスタ＃0VRへの書込み（ロード命
令による11から＃0VRへの）を省略して、図示次
の命令VMのための演算器の入力に直接供給する
分岐した直接入力ルートをもうけるようにすれば
４ウエイで足りることとなる。即ち、第１図図示
の演算を行なう場合、＃１，＃２，＃３，＃４の
各ベクトル・レジスタを並列にアクセスできるよ
うにすれば足りることとなる。
このようにすることによつて、本発明の場合、
第３図図示の如く４ウエイのベクトル・レジスタ
を構成するようにする。図中、１はベクトル・レ
ジスタを構成する記憶装置、２−０，２−１，
…，２−１５は夫々＃０ベクトル・レジスタ、
＃１ベクトル・レジスタ、…＃15ベクトル・レジ
スタ、３−０，３−１，３−２，３−３は夫々バ
ンクを表わしている。
第３図図示の如く４ウエイのベクトル・レジスタ
を構成するようにする。図中、１はベクトル・レ
ジスタを構成する記憶装置、２−０，２−１，
…，２−１５は夫々＃０ベクトル・レジスタ、
＃１ベクトル・レジスタ、…＃15ベクトル・レジ
スタ、３−０，３−１，３−２，３−３は夫々バ
ンクを表わしている。
各ベクトル・レジスタ２−０，２−１，…は
夫々例えば256個のエレメント・データを格納す
ることができ、各ベクトル・レジスタ２−０，２
−１，…は４ウエイのインタリーブをかけられて
いる。即ち例えばバンク３−１から＃０ベクト
ル・レジスタ＃0VRの＃１番地がアクセスされる
タイミングで、バンク３−０から＃１ベクトル・
レジスタ＃1VRの＃０番地がアクセスできるよう
にされている。
夫々例えば256個のエレメント・データを格納す
ることができ、各ベクトル・レジスタ２−０，２
−１，…は４ウエイのインタリーブをかけられて
いる。即ち例えばバンク３−１から＃０ベクト
ル・レジスタ＃0VRの＃１番地がアクセスされる
タイミングで、バンク３−０から＃１ベクトル・
レジスタ＃1VRの＃０番地がアクセスできるよう
にされている。
第４図は本発明の一実施例構成を示し、図中の
符号＃0VRないし＃15VRは夫々＃０ベクトル・
レジスタないし＃15ベクトル・レジスタ、３−
０，３−１，３−２，３−３は夫々第３図に対応
するバンク、４は書込み用マルチプレクサ、５は
読出し用マルチプレクサ、６−０ないし６−３は
夫々必要に応じてもうけられる待合わせ用レジス
タ、７は乗算器、８は加算器、９は本発明にいう
分枝ルート、１０は本発明にいう直接入力ルート
を表わしている。なお、乗算器７や加算器８の出
力に関して、ベクトル・レジスタに書込む通常の
ルートは書込み用マルチプレクサ４に至る図示２
本のルートであり、分岐ルートが図示分岐枝ルー
トに該当する。また主記憶装置からの出力に関し
て、ベクトル・レジスタに書込む通常のルートは
書込み用マルチプレクサ４に至る図示ルート１１
であり、分岐ルートが図示直接入力ルート１０に
該当する。このため、本発明にいう分枝ルート９
も直接入力ルート１０も共に、いわば分岐ルート
であるが、両者を区別するために、上記の如く、
分枝ルート９と直接入力ルート１０と呼ぶことに
なる。
符号＃0VRないし＃15VRは夫々＃０ベクトル・
レジスタないし＃15ベクトル・レジスタ、３−
０，３−１，３−２，３−３は夫々第３図に対応
するバンク、４は書込み用マルチプレクサ、５は
読出し用マルチプレクサ、６−０ないし６−３は
夫々必要に応じてもうけられる待合わせ用レジス
タ、７は乗算器、８は加算器、９は本発明にいう
分枝ルート、１０は本発明にいう直接入力ルート
を表わしている。なお、乗算器７や加算器８の出
力に関して、ベクトル・レジスタに書込む通常の
ルートは書込み用マルチプレクサ４に至る図示２
本のルートであり、分岐ルートが図示分岐枝ルー
トに該当する。また主記憶装置からの出力に関し
て、ベクトル・レジスタに書込む通常のルートは
書込み用マルチプレクサ４に至る図示ルート１１
であり、分岐ルートが図示直接入力ルート１０に
該当する。このため、本発明にいう分枝ルート９
も直接入力ルート１０も共に、いわば分岐ルート
であるが、両者を区別するために、上記の如く、
分枝ルート９と直接入力ルート１０と呼ぶことに
なる。
第１図図示の演算を行なう場合、次の如く行な
われる。
われる。
即ち、命令VLによつて、＃０ベクトル・レジ
スタ＃0VRにロードされるべき各エレメント・デ
ータ（d0，d1……とする）は直接入力ルート１０
を介して順次直接乗算器７に入力される。一方
＃１ベクトル・レジスタ＃1VRに格納されている
各エレメント・データ（e0，e1，……とする）
は、バンク３−０をアクセスしてデータe0を読出
し、次いでバンク３−１をアクセスしてデータe1
を読出し、……の如く順次乗算器７に供給され
る。そして、乗算器７が仮に２サイクルで出力を
発するものとし、その出力エレメント・データ
（f0，f1……とする）とすると、該エレメント・デ
ータf0は、上記データe2がバンク３−２から読出
されるタイミングで、バンク３−０にストアされ
る。そして同時に分枝ルート９を通つて加算器８
に供給される。
スタ＃0VRにロードされるべき各エレメント・デ
ータ（d0，d1……とする）は直接入力ルート１０
を介して順次直接乗算器７に入力される。一方
＃１ベクトル・レジスタ＃1VRに格納されている
各エレメント・データ（e0，e1，……とする）
は、バンク３−０をアクセスしてデータe0を読出
し、次いでバンク３−１をアクセスしてデータe1
を読出し、……の如く順次乗算器７に供給され
る。そして、乗算器７が仮に２サイクルで出力を
発するものとし、その出力エレメント・データ
（f0，f1……とする）とすると、該エレメント・デ
ータf0は、上記データe2がバンク３−２から読出
されるタイミングで、バンク３−０にストアされ
る。そして同時に分枝ルート９を通つて加算器８
に供給される。
このとき、１サイクル前にバンク３−０から、
＃３ベクトル・レジスタ＃3VRに格納されている
エレメント・データ（g0，g1，……とする）のデ
ータg0が読出されてレジスタ６−０にセツトされ
ており、上記データf0とg0とが一緒に加算器８に
供給される。そして仮に加算器８が１サイクルで
出力を発するものとすると、上記データe3がバン
ク３−３から読出されるタイミングで加算器８の
出力エレメント・データh0がバンク３−０に格納
される。
＃３ベクトル・レジスタ＃3VRに格納されている
エレメント・データ（g0，g1，……とする）のデ
ータg0が読出されてレジスタ６−０にセツトされ
ており、上記データf0とg0とが一緒に加算器８に
供給される。そして仮に加算器８が１サイクルで
出力を発するものとすると、上記データe3がバン
ク３−３から読出されるタイミングで加算器８の
出力エレメント・データh0がバンク３−０に格納
される。
上記の如く、第１図図示の命令群は処理されて
ゆき、実質的に４ウエイで足りる。上記において
＃０ベクトル・レジスタ＃0VRへの書込み（ロー
ドを含む）に当つてはこれを省略し、図示直接入
力ルートを用いるものとした。このため、第１図
図示の命令VAが演算結果を＃０ベクトル・レジ
スタへストアするよう指示されているような場合
には、＃０ベクトル・レジスタ＃0VRへの書込み
もできない。このような場合には、プログラム段
階で以後のプログラムでVAの結果を使用しない
ように考慮すればよい。
ゆき、実質的に４ウエイで足りる。上記において
＃０ベクトル・レジスタ＃0VRへの書込み（ロー
ドを含む）に当つてはこれを省略し、図示直接入
力ルートを用いるものとした。このため、第１図
図示の命令VAが演算結果を＃０ベクトル・レジ
スタへストアするよう指示されているような場合
には、＃０ベクトル・レジスタ＃0VRへの書込み
もできない。このような場合には、プログラム段
階で以後のプログラムでVAの結果を使用しない
ように考慮すればよい。
以上説明した如く、本発明によればベクトル・
レジスタのインタリーブ数を４ウエイ程度に減少
することが可能となり、ハードウエア量が軽減で
きる。
レジスタのインタリーブ数を４ウエイ程度に減少
することが可能となり、ハードウエア量が軽減で
きる。
第１図および第２図は本発明の前提問題を説明
する説明図、第３図は本発明に用いるベクトル・
レジスタの一実施例構成、第４図は本発明の一実
施例構成を示す。 図中１は記憶装置、２−０，２−１，…は夫々
ベクトル・レジスタ、３−０，３−１，３−２，
３−３は夫々バンク、７，８は夫々演算器、９は
分枝ルート、１０は直接入力ルートを表わす。
する説明図、第３図は本発明に用いるベクトル・
レジスタの一実施例構成、第４図は本発明の一実
施例構成を示す。 図中１は記憶装置、２−０，２−１，…は夫々
ベクトル・レジスタ、３−０，３−１，３−２，
３−３は夫々バンク、７，８は夫々演算器、９は
分枝ルート、１０は直接入力ルートを表わす。
Claims (1)
- １ 主記憶装置をそなえると共にｍ箇のベクト
ル・レジスタをそなえ、該ｍ箇の中の１つのベク
トル・レジスタに格納されているベクトルＢに属
する複数のエレメント・データb1，b2，b3…およ
び／または他の１つのベクトル・レジスタに格納
されているベクトルＣに属する複数のエレメン
ト・データc1，c2，c3…をパイプライン処理によ
つて演算し、その結果のエレメント・データa1，
a2，a3…をベクトルＡに属するエレメント・デー
タとして上記ｍ箇のベクトル・レジスタの１つに
格納するベクトル演算処理システムにおいて、上
記ベクトル・レジスタ内の互に連続する番地が互
に異なるバンクに位置するように上記ｍ箇のベク
トル・レジスタをｋバンクのメモリにインタリー
ブした記憶装置によつて構成すると共に、上記記
憶装置から読出したエレメント・データを演算す
る演算器の出力を当該演算器の入力側に直接供給
する分枝ルートをもうけ、かつ上記ｍ箇のベクト
ル・レジスタの予め定められた少なくとも１つの
ベクトル・レジスタに対する上記主記憶装置から
の書込みデータを上記演算器の入力に直接供給す
る直接入力ルートをもうけたことを特徴とするベ
クトル演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16663679A JPS5688561A (en) | 1979-12-21 | 1979-12-21 | Vector arithmetic processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16663679A JPS5688561A (en) | 1979-12-21 | 1979-12-21 | Vector arithmetic processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5688561A JPS5688561A (en) | 1981-07-18 |
| JPS6218953B2 true JPS6218953B2 (ja) | 1987-04-25 |
Family
ID=15834947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16663679A Granted JPS5688561A (en) | 1979-12-21 | 1979-12-21 | Vector arithmetic processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5688561A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163671A (ja) * | 1983-03-09 | 1984-09-14 | Nec Corp | ベクトル処理装置 |
| ATE74675T1 (de) * | 1983-04-25 | 1992-04-15 | Cray Research Inc | Mehrprozessorsteuerung fuer vektorrechner. |
| JP2580371B2 (ja) * | 1990-07-18 | 1997-02-12 | 株式会社日立製作所 | ベクトルデ―タ処理装置 |
| JP3068406B2 (ja) * | 1994-06-14 | 2000-07-24 | 甲府日本電気株式会社 | ベクトル演算装置 |
-
1979
- 1979-12-21 JP JP16663679A patent/JPS5688561A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5688561A (en) | 1981-07-18 |
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