JPS6042984B2 - パイプライン演算装置 - Google Patents
パイプライン演算装置Info
- Publication number
- JPS6042984B2 JPS6042984B2 JP54166634A JP16663479A JPS6042984B2 JP S6042984 B2 JPS6042984 B2 JP S6042984B2 JP 54166634 A JP54166634 A JP 54166634A JP 16663479 A JP16663479 A JP 16663479A JP S6042984 B2 JPS6042984 B2 JP S6042984B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- stored
- bank
- vector
- pipeline
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は、パイプライン演算装置、特に主記憶装置に
格納されている一連の複数個のデータを順次パイプライ
ン演算部に入力して演算するパイプライン演算装置にお
いて、上記一連の複数個のデータを保持しておき上記一
連の複数個のデータを予め定められた順番に供給する複
数個のベクトル・レジスタをもうけ、かつ該複数個のベ
クトル・レジスタを同じ１つのバンク単位内を分割する
より複数個のバンク単位に収容した上でいわゆるインタ
リーフをかけた形に構成したパイプライン演算装置に関
するものである。
格納されている一連の複数個のデータを順次パイプライ
ン演算部に入力して演算するパイプライン演算装置にお
いて、上記一連の複数個のデータを保持しておき上記一
連の複数個のデータを予め定められた順番に供給する複
数個のベクトル・レジスタをもうけ、かつ該複数個のベ
クトル・レジスタを同じ１つのバンク単位内を分割する
より複数個のバンク単位に収容した上でいわゆるインタ
リーフをかけた形に構成したパイプライン演算装置に関
するものである。
例えばベクトル演算装置においては、ベクトルＢに属
するエレメント・データｂ。
するエレメント・データｂ。
、ｂ、・・・・・・および／またはベクトルＣに属する
エレメント・データＣｏ、ｃ、、 ・・・・・・をパイ
プライン処理によつて演算し、その結果得られたエレメ
ント・データａ。、ａｌ、・・・・・・をベクトルＡに
属するエレメント・データとして抽出することが行なわ
れる。この場合、上記エレメント・データ坏、ｂ、やＣ
ｏ、ｃ、、 ・・・・・・を主記憶装置から直接ロード
してバイブライン演算部に入力したり、あるいは抽出さ
れたエレメント・データＡ。，ａｌ，・・・・を主記憶
装置に直接ストアするようにすると、主記憶装置のアク
セス速度に制限されて処理速度が遅くなつてしまう。こ
のために、主記憶装置とバイブライン演算部との間に、
複数個のベクトル・レジスタを用意しておき、主記憶装
置からロードしたエレメント・データを上記ベクトル・
レジスタに保持させておき、当該ベクトル・レジスタか
らバイブライン演算部に供給することが行なわれる。ま
たバイブライン演算部によつて演算した結果のエレメン
ト●データを上記ベクトル・レジスタにストアし、必要
に応じて主記憶装置にストアすることが行なわれる。こ
のようなベクトル・レジスタは演算の都合上からはその
個数が多い程好ましいものであつて、例えば２５帽のベ
クトル●レジスタを用意することが行なわれる。
エレメント・データＣｏ、ｃ、、 ・・・・・・をパイ
プライン処理によつて演算し、その結果得られたエレメ
ント・データａ。、ａｌ、・・・・・・をベクトルＡに
属するエレメント・データとして抽出することが行なわ
れる。この場合、上記エレメント・データ坏、ｂ、やＣ
ｏ、ｃ、、 ・・・・・・を主記憶装置から直接ロード
してバイブライン演算部に入力したり、あるいは抽出さ
れたエレメント・データＡ。，ａｌ，・・・・を主記憶
装置に直接ストアするようにすると、主記憶装置のアク
セス速度に制限されて処理速度が遅くなつてしまう。こ
のために、主記憶装置とバイブライン演算部との間に、
複数個のベクトル・レジスタを用意しておき、主記憶装
置からロードしたエレメント・データを上記ベクトル・
レジスタに保持させておき、当該ベクトル・レジスタか
らバイブライン演算部に供給することが行なわれる。ま
たバイブライン演算部によつて演算した結果のエレメン
ト●データを上記ベクトル・レジスタにストアし、必要
に応じて主記憶装置にストアすることが行なわれる。こ
のようなベクトル・レジスタは演算の都合上からはその
個数が多い程好ましいものであつて、例えば２５帽のベ
クトル●レジスタを用意することが行なわれる。
上記ベクトル・レジスタはメモリ構成とすることが好ま
しいが、上記各ベクトル・レジスタを夫々互に独立にア
クセスできバンク単位に別々に収容するようにすると、
バンク単位の個数が大となりハードウェア量が大となり
過ぎる。このような１つのベクトル●レジスタは例えば
２５帽のエレメント・データを格納する程度で足りるも
のであり、またバイブライン演算部側からの要請によつ
て同時に並列的にアクセスされるベクトル・レジスタの
数は高々８個程度で足りることから、例えば８個のバン
ク単位を用いて例えば２５帽のベクトル・レジスタを収
容し、可能な限り各ベクトル●レジスタ内のエレメント
●データを並列的に読出しまたは書込み得るようにする
ことが望まれる。
しいが、上記各ベクトル・レジスタを夫々互に独立にア
クセスできバンク単位に別々に収容するようにすると、
バンク単位の個数が大となりハードウェア量が大となり
過ぎる。このような１つのベクトル●レジスタは例えば
２５帽のエレメント・データを格納する程度で足りるも
のであり、またバイブライン演算部側からの要請によつ
て同時に並列的にアクセスされるベクトル・レジスタの
数は高々８個程度で足りることから、例えば８個のバン
ク単位を用いて例えば２５帽のベクトル・レジスタを収
容し、可能な限り各ベクトル●レジスタ内のエレメント
●データを並列的に読出しまたは書込み得るようにする
ことが望まれる。
本発明は、上記の点を解決することを目的としており、
主記憶装置などに用いられているインタリーブの概念を
導入して上記目的にかなうよう配慮したバイブライン演
算装置を提供することを目的としている。
主記憶装置などに用いられているインタリーブの概念を
導入して上記目的にかなうよう配慮したバイブライン演
算装置を提供することを目的としている。
そしてそのため、本発明のバイブライン演算装置は、一
連の複数個のデータを格納する主記憶装置をそなえ、該
主記憶装置に格納されている上記一連の複数個のデータ
をバイブライン演算部に入力してバイブライン処理を行
なうバイブライン演算処理装置において、上記主記憶装
置と上記バイブライン演算部との間に、上記記憶装置か
らロードされた上記データが格納されると共に上記バイ
ブライン演算部によつて演算された結果のデータが格納
される複数個のベクトル・レジスタをそなえ、上記複数
個のベクトル●レジスタが同じ１つのバンク単位内を分
割するようにして複数個のバンク単位に収容され、かつ
１つのベクトル・レジスタの第１番目のデータと第（１
＋１）番目のデータとが互に異なるバンク単位に格納さ
れて構成され、かつ、上記複数のバンクはそれぞれその
入出力部をバンク毎に分離し、複数のデータ格納元から
のデータは各バンク毎にもうけられる入力選択回路を介
して各バンクに個別に入力し、複数のデータ出刃先への
データは各出刃先毎にもうけられる出力選択回路を介し
て出力するように構成し、これにより上記複数の各バン
ク単位の出力が互に異なるバスを介して上記バイブｉラ
イン演算部側に供給されることを特徴としている。以下
図面を参照しつつ説明する。
連の複数個のデータを格納する主記憶装置をそなえ、該
主記憶装置に格納されている上記一連の複数個のデータ
をバイブライン演算部に入力してバイブライン処理を行
なうバイブライン演算処理装置において、上記主記憶装
置と上記バイブライン演算部との間に、上記記憶装置か
らロードされた上記データが格納されると共に上記バイ
ブライン演算部によつて演算された結果のデータが格納
される複数個のベクトル・レジスタをそなえ、上記複数
個のベクトル●レジスタが同じ１つのバンク単位内を分
割するようにして複数個のバンク単位に収容され、かつ
１つのベクトル・レジスタの第１番目のデータと第（１
＋１）番目のデータとが互に異なるバンク単位に格納さ
れて構成され、かつ、上記複数のバンクはそれぞれその
入出力部をバンク毎に分離し、複数のデータ格納元から
のデータは各バンク毎にもうけられる入力選択回路を介
して各バンクに個別に入力し、複数のデータ出刃先への
データは各出刃先毎にもうけられる出力選択回路を介し
て出力するように構成し、これにより上記複数の各バン
ク単位の出力が互に異なるバスを介して上記バイブｉラ
イン演算部側に供給されることを特徴としている。以下
図面を参照しつつ説明する。
第１図は本発明の一実施例構成を示し、第２図および第
３図は夫々本発明の詳細な説明する説明図を示す。
３図は夫々本発明の詳細な説明する説明図を示す。
第１図において、＃０ＶＲ，＃１■Ｒ，＃２■Ｒ，・・
・・＃ＮＶＲは夫々ベクトル●レジスタ、１一０ないし
１−３は夫々バンク単位、２は主記憶装置（図示せず）
からのデータをロードするロード処理部、３−０ないし
３−２は夫々ベクトル・レジスタ書込みレジスタ、４−
０ないし４−４はａ夫々ベクトル●レジスタ読出しレジ
スタ、５は主記憶装置（図示せず）へのデータをストア
するストア処理部、６はバイブライン加算演算部、６は
バイブライン乗算演算部、７−０ないし７−２は夫々入
力バス、８−０ないし８−３は夫々入力選・択回路、９
−０ないし９−９は夫々出力選択回路、１０−０ないし
１０−３は夫々出力バス、×印はゲートを表わしている
。
・・＃ＮＶＲは夫々ベクトル●レジスタ、１一０ないし
１−３は夫々バンク単位、２は主記憶装置（図示せず）
からのデータをロードするロード処理部、３−０ないし
３−２は夫々ベクトル・レジスタ書込みレジスタ、４−
０ないし４−４はａ夫々ベクトル●レジスタ読出しレジ
スタ、５は主記憶装置（図示せず）へのデータをストア
するストア処理部、６はバイブライン加算演算部、６は
バイブライン乗算演算部、７−０ないし７−２は夫々入
力バス、８−０ないし８−３は夫々入力選・択回路、９
−０ないし９−９は夫々出力選択回路、１０−０ないし
１０−３は夫々出力バス、×印はゲートを表わしている
。
図示の場合、各ベクトル・レジスタ＃０ＶＲないし＃Ｎ
ＶＲは、各バンク単位置−０ないし１−３ノに分散する
ように対応づけられている。
ＶＲは、各バンク単位置−０ないし１−３ノに分散する
ように対応づけられている。
換言すれば１つのバンク単位内が区分されて、各ベクト
ル●レジスタ＃０ＶＲないし＃ＮＶＲの１部を分担する
ようにされている。そして、１つのベクトル●レジスタ
例えば＃０■Ｒに格納されるエレメント・データは、第
０番目のデータがバンク単位置−０に格納され、第１番
目のデータがバンク単位置−１に格納され、第２番目の
データがバンク単位置−２に格納され、第３番目のデー
タがバンク単位置−３に格納され、第４番目のデータが
バンク単位置−０に格納され・・・・ ・・るように、
いわゆるインタリーブした形に格納されている。更に図
示においては、本発明に不可欠な構成ではないが、ベク
トル●レジスタ＃０ＶＲの第０番目のエレメント・デー
タはバンク単位置−０に、ベクトル・レジスタ＃１■Ｒ
の第０番目のエレメントデータはバンク単位置−１に・
・・・の如く、同じナンバのエレメント・データが可能
な限り異なつたバンク単位に位置するようにされている
。今ベクトルＢに属するエレメント●データＢ。
ル●レジスタ＃０ＶＲないし＃ＮＶＲの１部を分担する
ようにされている。そして、１つのベクトル●レジスタ
例えば＃０■Ｒに格納されるエレメント・データは、第
０番目のデータがバンク単位置−０に格納され、第１番
目のデータがバンク単位置−１に格納され、第２番目の
データがバンク単位置−２に格納され、第３番目のデー
タがバンク単位置−３に格納され、第４番目のデータが
バンク単位置−０に格納され・・・・ ・・るように、
いわゆるインタリーブした形に格納されている。更に図
示においては、本発明に不可欠な構成ではないが、ベク
トル●レジスタ＃０ＶＲの第０番目のエレメント・デー
タはバンク単位置−０に、ベクトル・レジスタ＃１■Ｒ
の第０番目のエレメントデータはバンク単位置−１に・
・・・の如く、同じナンバのエレメント・データが可能
な限り異なつたバンク単位に位置するようにされている
。今ベクトルＢに属するエレメント●データＢ。
，ｂｌ，・・・・が主記憶装置（ＭＥＭ）からロードさ
れてベクトル●レジスタ＃１ＶＲ内に格納されているも
のとし、またベクトルＣに属するエレメント・データＣ
。，Ｃｌ，・・が同じくベクトル・レジスタ＃２ＶＲ内
に格納されているとする。この状態で、ベクトル加算命
令 ＃０ＶＲ（１）←（＃１■Ｒ（１））＋（＃２ＶＲ（１
））が与えられたとすると次の如く処理される。
れてベクトル●レジスタ＃１ＶＲ内に格納されているも
のとし、またベクトルＣに属するエレメント・データＣ
。，Ｃｌ，・・が同じくベクトル・レジスタ＃２ＶＲ内
に格納されているとする。この状態で、ベクトル加算命
令 ＃０ＶＲ（１）←（＃１■Ｒ（１））＋（＃２ＶＲ（１
））が与えられたとすると次の如く処理される。
なおこの場合、バイブライン加算演算部６が３段のスー
テツプ段数をもつものとする（第２図参照）。（１）サ
イクルＴＯにおいて、バンク１−１と１一２とにリード
アクセスが行なわれ、バンク１−３に対してライト・ア
クセスが行なわれる。（２）サイクルＴ１において、バ
ンク１−１からの．データ民とバンク１−２からのデー
タＣＯとが演算部６のステップＩに入力される。このと
き同時にバンク１−２と１−３とにリード・アクセスが
行なわれ、バンク１−０にライト・アクセスが行なわれ
る。（３）サイクルＴ２において、データ玩とＣ。
テツプ段数をもつものとする（第２図参照）。（１）サ
イクルＴＯにおいて、バンク１−１と１一２とにリード
アクセスが行なわれ、バンク１−３に対してライト・ア
クセスが行なわれる。（２）サイクルＴ１において、バ
ンク１−１からの．データ民とバンク１−２からのデー
タＣＯとが演算部６のステップＩに入力される。このと
き同時にバンク１−２と１−３とにリード・アクセスが
行なわれ、バンク１−０にライト・アクセスが行なわれ
る。（３）サイクルＴ２において、データ玩とＣ。
とは演算部６のステップ■に入力される。データｂ１と
Ｃ１とは演算部６のステップＩに入力される。バンク１
−３と１−０とにリード・アクセスが行なわれ、バンク
１−１にライト●アクセスが行なわれる。（４）サイク
ルＴ３において、データ軛とＣ。
Ｃ１とは演算部６のステップＩに入力される。バンク１
−３と１−０とにリード・アクセスが行なわれ、バンク
１−１にライト●アクセスが行なわれる。（４）サイク
ルＴ３において、データ軛とＣ。
とは演算部６のステップ■に入力される。データｂ１と
Ｃ１とは演算部６のステップ■に入力される。データ■
とＣ２とは演算部６のステップＩに入力される。バンク
１−０と１−１とにリード●アク行なわれ、バンク１−
２にライト・アクセスが行なわれる。（５）サイクルＴ
４において、データ塊とＣ。
Ｃ１とは演算部６のステップ■に入力される。データ■
とＣ２とは演算部６のステップＩに入力される。バンク
１−０と１−１とにリード●アク行なわれ、バンク１−
２にライト・アクセスが行なわれる。（５）サイクルＴ
４において、データ塊とＣ。
との加算結果のデータ％がレジスタ３−０にセットされ
る。データＫｇとＣ１とは演算部６のステップ■に入力
される。データ■とＣ２とは演算部６のステップ■に入
力される。データ煽とＣ３とは演算部６のステップＩに
入力される。バンク１−１と１−２とにリード・アクセ
スが行なわれ、バンク１−３にライト・アクセスが行な
われる。（６）サイクルＴ５において、バンク１−２と
１−３とにリード・アダセスが行なわれ、バンク１一０
に対してライト・アクセスが行なわれる。このときレジ
スタ３−０の内容（データＡ。）がベクトル●レジスタ
＃０ＶＲに格納される。勿論、データｂ１とＣ１との加
算結果のデータａェはレジスタ３−０にセットされる。
データＢ２とＣ２とは演算部６のステップ■に入力され
る。データ？とＣ１とは、第２図を参照して上述した如
く、４バンクを用いている第１図図示の構成においては
、レジスタ３や４などによつてタイミングを合わせるこ
とによつて、最大４つのベクトル・エレメント・データ
を並列に順次リード／ライトすることが可能となる。
る。データＫｇとＣ１とは演算部６のステップ■に入力
される。データ■とＣ２とは演算部６のステップ■に入
力される。データ煽とＣ３とは演算部６のステップＩに
入力される。バンク１−１と１−２とにリード・アクセ
スが行なわれ、バンク１−３にライト・アクセスが行な
われる。（６）サイクルＴ５において、バンク１−２と
１−３とにリード・アダセスが行なわれ、バンク１一０
に対してライト・アクセスが行なわれる。このときレジ
スタ３−０の内容（データＡ。）がベクトル●レジスタ
＃０ＶＲに格納される。勿論、データｂ１とＣ１との加
算結果のデータａェはレジスタ３−０にセットされる。
データＢ２とＣ２とは演算部６のステップ■に入力され
る。データ？とＣ１とは、第２図を参照して上述した如
く、４バンクを用いている第１図図示の構成においては
、レジスタ３や４などによつてタイミングを合わせるこ
とによつて、最大４つのベクトル・エレメント・データ
を並列に順次リード／ライトすることが可能となる。
一般には８バンク存在すれば通常の処理に当つて全く不
便はないものであり、８バンク構成にすることは任意で
ある。なおベクトル・レジスタ＃０■Ｒないし＃ＮＶＲ
の個数は多いほど便利であるが（主記憶装置（ＭＥＭ）
に対してストアする処理が少なくなる）、本発明の構成
によればバンク数を増大することなく、ベクトル・レジ
スタの個数を増大することが可能となる。更に各ベクト
ル・レジスタ＃０ＶＲ，＃１■Ｒ，・・を夫々別々に１
つのバンクに収容した場合には、命令１と命令■との関
係において場合によつては第３図Ａ図示の如く持ち時間
を必要とすることが生じる。
便はないものであり、８バンク構成にすることは任意で
ある。なおベクトル・レジスタ＃０■Ｒないし＃ＮＶＲ
の個数は多いほど便利であるが（主記憶装置（ＭＥＭ）
に対してストアする処理が少なくなる）、本発明の構成
によればバンク数を増大することなく、ベクトル・レジ
スタの個数を増大することが可能となる。更に各ベクト
ル・レジスタ＃０ＶＲ，＃１■Ｒ，・・を夫々別々に１
つのバンクに収容した場合には、命令１と命令■との関
係において場合によつては第３図Ａ図示の如く持ち時間
を必要とすることが生じる。
即ち、命令１においてベクトル・レジスタ例えば＃０■
Ｒに演算結果を格納し、命令■においてベクトル・レジ
スタ＃０ＶＲの内容を利用する場合には、命令１におい
てベクトル・レジスタ＃０■Ｒがアクセスされつつある
ために、命令１の処理が終了するまで命令■の処理を開
始することができない。しかし、本発明の構成を採用す
る場合、第３図Ｂ図示の如く、命令１と命令■とを時間
的に重複させて実行することが可能となる。即ち、命令
１において例えばバンク１−１に演算結果のエレメント
Ａｉを格納したとすると、次のサイクルにおいてはバン
ク１−（１＋１）にエレメントＡｉ＋１が格納されるこ
ととなる。したがつて当該サイクルにおいて一般にバン
ク１−１は空き状態にあり、先に格納したエレメントＡ
ｉを読出して命令■において演算することが可能となる
。以上説明した如く、本発明によれば、ベクトル・レジ
スタの個数分のバンク単位を必要とすることなく、実用
差支えない範囲のバンク単位を用いつつ任意のベクトル
・レジスタの内容を並列的に利用することが可能となる
。
Ｒに演算結果を格納し、命令■においてベクトル・レジ
スタ＃０ＶＲの内容を利用する場合には、命令１におい
てベクトル・レジスタ＃０■Ｒがアクセスされつつある
ために、命令１の処理が終了するまで命令■の処理を開
始することができない。しかし、本発明の構成を採用す
る場合、第３図Ｂ図示の如く、命令１と命令■とを時間
的に重複させて実行することが可能となる。即ち、命令
１において例えばバンク１−１に演算結果のエレメント
Ａｉを格納したとすると、次のサイクルにおいてはバン
ク１−（１＋１）にエレメントＡｉ＋１が格納されるこ
ととなる。したがつて当該サイクルにおいて一般にバン
ク１−１は空き状態にあり、先に格納したエレメントＡ
ｉを読出して命令■において演算することが可能となる
。以上説明した如く、本発明によれば、ベクトル・レジ
スタの個数分のバンク単位を必要とすることなく、実用
差支えない範囲のバンク単位を用いつつ任意のベクトル
・レジスタの内容を並列的に利用することが可能となる
。
また第３図に関連して説明した如き、いわゆるリンクさ
れた命令についての処理が容易になる。
れた命令についての処理が容易になる。
第１図は本発明の一実施例構成を示し、第２図および第
３図は夫々本発明の詳細な説明する説明図を示す。 図中、＃０ＶＲ，＃１ＶＲ，・・・は夫々ベクトル・レ
ジスタ、１−０，１−１，・・・は夫々バンク単位、２
はロード処理部、３−０，３−１，・・，４−０，４−
１，・・・は夫々レジスタ、５はストア処理部、６はバ
イブライン加算演算部、６″はバイブライン乗算演算部
、８−０，８−１，・・，９−０，９−１，・・・は夫
々選択回路、７−０，７−１，・・，１０−０，１０−
１，・・・は夫々バスを表わす。
３図は夫々本発明の詳細な説明する説明図を示す。 図中、＃０ＶＲ，＃１ＶＲ，・・・は夫々ベクトル・レ
ジスタ、１−０，１−１，・・・は夫々バンク単位、２
はロード処理部、３−０，３−１，・・，４−０，４−
１，・・・は夫々レジスタ、５はストア処理部、６はバ
イブライン加算演算部、６″はバイブライン乗算演算部
、８−０，８−１，・・，９−０，９−１，・・・は夫
々選択回路、７−０，７−１，・・，１０−０，１０−
１，・・・は夫々バスを表わす。
Claims (1)
- 【特許請求の範囲】 １ 一連の複数個のデータを格納する主記憶装置をそな
え、該主記憶装置に格納されている上記一連の複数個の
データを順次パイプライン演算部に入力してパイプライ
ン処理を行なうパイプライン演算処理装置において、上
記主記憶装置と上記パイプライン演算部との間に、上記
記憶装置からロードされた上記データが格納されると共
に上記パイプライン演算部によつて演算された結果のデ
ータが格納されると複数個のベクトル・レジスタをそな
え、上記複数個のベクトル・レジスタが同じ１つのバン
ク単位内を分割するようにして複数個のバンク単位に収
容され、かつ１つのベクトル・レジスタの第ｉ番目のデ
ータと第（ｉ＋４）番目のデータとが互に異なるバンク
単位に格納されて構成され、かつ、上記複数のバンクは
それぞれの入出力部をバンク毎に分離し、複数のデータ
格納元からのデータは各バンク毎にもうけられる入力選
択回路を介して各バンクに個別に入力し、複数のデータ
出力先へのデータは各出力先毎にもうけられる出力選択
回路を出力するよう構成し、これにより上記複数の各バ
ンク単位の出力が互に異なるバスを介して上記パイプラ
イン演算部側に供給されることを特徴とするパイプライ
ン演算装置。 ２ 上記複数個のベクトル・レジスタの少なくとも２つ
のベクトル・レジスタは夫々のレジスタに格納される第
０番目、第１番目、・・・・・・、第ｉ番目、・・・・
・・のデータが互に異なるバンク単位に格納されること
を特徴とする特許請求の範囲第１項記載のパイプライン
演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54166634A JPS6042984B2 (ja) | 1979-12-21 | 1979-12-21 | パイプライン演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54166634A JPS6042984B2 (ja) | 1979-12-21 | 1979-12-21 | パイプライン演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5688559A JPS5688559A (en) | 1981-07-18 |
| JPS6042984B2 true JPS6042984B2 (ja) | 1985-09-26 |
Family
ID=15834910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54166634A Expired JPS6042984B2 (ja) | 1979-12-21 | 1979-12-21 | パイプライン演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042984B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163671A (ja) * | 1983-03-09 | 1984-09-14 | Nec Corp | ベクトル処理装置 |
| JPS61262971A (ja) * | 1985-05-17 | 1986-11-20 | Fujitsu Ltd | ベクトルレジスタの構成方式 |
| US4980817A (en) * | 1987-08-31 | 1990-12-25 | Digital Equipment | Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports |
| JPS63100572A (ja) * | 1987-09-11 | 1988-05-02 | Hitachi Ltd | データ処理装置 |
| JPH0792779B2 (ja) * | 1988-10-08 | 1995-10-09 | 日本電気株式会社 | データ転送制御装置 |
| JP3080740B2 (ja) * | 1991-12-04 | 2000-08-28 | 甲府日本電気株式会社 | 命令発行制御装置 |
| JP4572941B2 (ja) * | 2008-02-26 | 2010-11-04 | エヌイーシーコンピュータテクノ株式会社 | ベクトル演算装置 |
-
1979
- 1979-12-21 JP JP54166634A patent/JPS6042984B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5688559A (en) | 1981-07-18 |
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