JPS61262971A - ベクトルレジスタの構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ベクトルレジスタを、複数のスカラユニソトによってス
ループットを低下させることなく使用可能にするため、
ベクトルレジスタを複数に分割して、指定可能なレジス
タ数を複数倍に増加させる。

〔産業上の利用分野〕

本発明は、情報処理装置に関するものであり。

特にマルチプロセッサシステムにおける複数のスカラユ
ニソトによって共用されるベクトルレジスタの構成方式
に関する。

〔従来の技術〕

最近のスーパーコンピュータでは、マルチプロセッサシ
ステム構成をとることにより高速化が図られ、さらに専
用ハードウェアによるベクトル演算機構を設けて、ベク
トル演算の高速処理が行われている。

ところで、ベクトル演算機構をそなえた従来のマルチプ
ロセッサシステムには、複数のスカラユニソトＳＵに対
して、ベクトルユニットＶＵを１つだけ設け、ＶＵのベ
クトルレジスタＶＲを、複数のスカラユニソトＳＵで共
用させているものがある。

第３図は、このようなシステムの１例を示す構成図であ
る。図において、３０はへクトルユニソトＶｔＪ、　　
３．１はベクトルレジスタ■Ｒ１３２はスカラユニソト
５Ｕ−０，３３はスカラユニット５Ｕ−１，３’４は記
憶制御ユニットＭＣＵ、３５は主記憶装置ＭＳＵを表し
ている。

第４図は、シングルシステムにおけるベクトルレジスタ
ＶＲの構成例を示したものである。

図において、４０はベクトルレジスタＶＲ，４１はアド
レス入力端子、４２はセレクタ、４３ばシフトレジスタ
構成のアドレスレジスタ列、４３０ないし４３７はアド
レスレジスタ、４４は」−１加算器、４５は加算制御信
号入力端子を表す。

ベクトルレジスタＶＲは、＃Ｏから＃７までの番号付け
された８バンクで構成され、各バンクには、ベクトルデ
ータが２エレメントずつ害すリ当てられ、１サイクルご
とに１バンクずつアクセスされる。従って、アクセスス
ループットは、２エレメント／サイクルとなる。

またＶＲ内のレジスタは２階０〜２５５までの２５６個
が指定でき、１個のレジスタには１６エレメントが含ま
れる。１６工レメント以上使用したい場合には、連続し
た複数のレジスタをアクセスする。

ＶＲのあるレジスタに対するアクセス要求があると、Ｖ
Ｒのアドレス（すなわちレジスタのＮｏ、）が、アドレ
ス入力端子４１から入力され、セレクタ４２を経て５ア
ドレスレジスタ列４３の各アドレスレジスタ４３０から
４３７までシフトしていき、順番に８つのバンクをアク
セスしていく。

１６工レメント以上使用する場合には、加算制御信号入
力端子４５から印加される加算制御信号によって、＋１
加算器４４でアドレスが＋１され。

セレクタ４２を経て、再度バンク＃０からアクセスして
いくように制御される。

たとえば、アドレス０のレジスタを指定して２０個のエ
レメントを使用する場合、アドレスレジスタ列４３の１
周目は、アドレスＯでバンク＃０〜＃７をアクセスし、
２周目は、アドレス１でバンク＃０と＃１をアクセスす
る。

ところで、このようなベクトルレジスタＶＲのすべての
レジスタを、第３図のスカラユニットの５Ｕ−０からも
５Ｕ−１からも指定できるようにすると、５Ｕ−０と５
Ｕ−１がともに同じレジスタを使う競合が生じる場合が
ある。そこで、マルチシステムの場合には、ＶＲの使わ
れ方を競合しないように制限しなければならない。

〔発明が解決しようとする問題点〕

複数のスカラユニソトが１つのベクトルレジスタを共用
する際の競合を避けるためには、いくつかの方法が考え
られる。

たとえばベクトルレジスタ内の全レジスタを複数に分割
し、独立させてそれぞれのスカラユニットに割り付ける
方法がその１つである。しかし。

この方法では、各スカラユニットでアクセス可能なレジ
スタの個数が減少し、シングルプロセッサシステムのソ
フトウェアとの互換性を失う。またアクセス機構も複雑
化する。　　　　゛これを解決するためには、ベクトル
レジスタのハードウェア量（レジスタ数）を増大させる
が。

バンク当たりのエレメント数を減らずことが必要となり
、後者の場合、アクセススループットの低下を生じるこ
とになる。

このように、従来のマルチプロセッサシステムにおいて
、複数のスカラユニットで１つのへクトルユニソトを共
用する場合には、シングルプロセッサの場合にくらべて
、ハードウェアの増加が必要となったり、アクセススル
ープットの低下を伴うなどの問題が生じた。

〔問題点を解決するための手段〕

本発明は、複数のスカラユニソトがベクトルレジスタを
共用するとき、スカラユニソトごとに指定可能なレジス
タ数を減らさずに別々に指定可能とし、しかもアクセス
スループットも変わらないようにするものであり、その
ため５ベクトルレジスタのバンクをスカラユニソトの個
数に対応させて分割し、それぞれの分割位置からアクセ
スを可能にする手段を設けている。

第１図は２本発明の原理的構成を例示的に示す図である
。

図において、１０は本発明を対比させるため従来のシン
グルプロセッサシステムにおけるベクトルレジスタＶＲ
の構成例を示す。このベクトルレジスタは、０ないし２
５５のアドレスで指定される２５６個のレジスタが、＃
０〜＃７の８バンクで構成されている。また１１は、デ
ュアルプロセッサシステムの場合において２個のスカラ
ユニ・ノドによって共用可能にするため１本発明に基づ
き新規に構成されたベクトルレジスタＶＲを示している
。

ベクトルレジスタＶＲＩＩは、スカラユニソトの個数が
２であることから、８個のバンクを、＃０〜＃３と、＃
４〜＃７とに２分割され、さらに各分割単位ごとにアク
セス開始を可能にされる。

したがって、ベクトルレジスタＶＲＩＯではレジスタ数
が２５６個であったのに対して、ベクトルレジスタＶＲ
ＩＩでは、実質的に２倍の５１２個に増加される。ただ
し、ルジスタ当たりのエレメント数は半減される。

一般に、ベクトルレジスタＶＲのバンク数をＭ個として
、これを例えばＭの約数Ｎで分割し、それぞれの分割さ
れたバンクを最初からアクセス可能にすることにより、
見かけ上のレジスタ数をＮ倍に増加させることができる
。

〔作用〕

第１図の例では、バンク数が８個（Ｍ＝８）でレジスタ
数が２５６個のへクトルレジスタＶＲが。

バンクを２分割（Ｎ＝２）されたことにより、見かけ上
のレジスタ数が５１２個に倍増されている。

したがって、たとえば２個のスカラユニソトをもつマル
チプロセッサシステム（デュアルプロセッサシステム）
では、各スカラユニソトに、半分の２５６個ずつのレジ
スタを割り付けることにより、それぞれシングルプロセ
ッサシステムの場合と同様に、各スカラユニソトが２５
６個のレジスタを競合しないように指定して処理を行う
ことが可能となる。

一般に１Ｍ個のバンクをＮ分割できた場合には。

レジスタ数をＮ倍にして使用することができるから、１
個のスカラユニソトで指定可能なレジスタの個数を変え
ないとすれば、Ｎ個のスカラユニットに共用させること
ができる。

また、このベクトルレジスタＶＲのバンク分割によって
は、各スカラユニットのアクセスに対するバンク内のエ
レメント数が変わらないから、アクセススループットも
低下しない。

なおバンク分割によって、ルジスタ当たりのエレメント
数は減少するが、順次のレジスタを連続使用することに
より、任意のエレメント長のベクトルデータに対応する
ことができる。

〔実施例〕

第２図は２本発明の１実施例システムの要部構成を示し
たものである。図において、２０は８バンク構成で１バ
ンク当たり２５６アドレス位置をもつ物理的なベクトル
レジスタＶＲ，２１はアドレス入力端子、２２Ａおよび
２２Ｂはセレクタ。

２３はシフトレジスタ構成のアドレスレジスタ列。

２３０ないし２３７はアドレスレジスタ、２４は＋１加
算器、２５は加算制御信号入力端子、２６および２７は
それぞれ仮想ベクトルレジスタＶＲ’を表す。

ベクトルレジスタＶＲ２０のバンクは、＃０〜＃３と、
＃４〜＃７とに左右２分割され５それぞれセレクタ２２
Ａおよび２２Ｂによりバンク＃０あるいは＃４のいずれ
かからアクセスを開始できるように制御される。

それにより、ベクトルレジスタＶ　Ｒ，２０でアクセス
可能なレジスタの個数は、２５６アドレス位置の２倍の
５１２個となる。またこの例では各バンクのアクセス単
位は２エレメントであるため。

１つのレジスタは８エレメントの大きさとなる。

このベクトルレジスタＶＲ２０を１図示のように上下２
５６個ずつの２つのレジスタ群に分け。

これらをそれぞれ仮想ベクトルレジスタＶＲ’　　２６
およびＶＲ’２７に対応づけることにより、２つのスカ
ラユニソト、たとえば第３図に示されている５Ｕ−０お
よび５Ｕ−１によって、レジスタの競合なしに共用させ
ることができる。

これらの仮想レジスタＶＲ’２６およびＶＲ’２７は、
スカラユニットから見たとき、８バンク。

２５６レジスタ、８エレメント／レジスタ構成のベクト
ルレジスタとして見える。

この場合、ベクトルレジスタＶＲ２０における各バンク
のアドレス位置は、２ずつ変化するように構成される。

次に、ベクトルレジスタＶＲ２０のアクセス機構につい
て説明する。

ベクトルレジスタＶＲ２０の各バンク＃０〜＃７の各ア
ドレス位置は、それぞれアドレスレジスタ２３０〜２３
７に設定されるアドレスによって指定される。アドレス
は、アドレス入力端子２１からセレクタ２２Ａおよび２
２Ｂのいずれか一方を介して、アドレスレジスタ２３０
および２３４の対応する方へ入力される。

ベクトルレジスタＶＲにおいて１バンク＃０〜＃３に位
置するレジスタは偶数番のレジスタであす、またバンク
＃４〜＃７に位置するレジスタは奇数番のレジスタであ
る。

偶数番のレジスタを指定するときには、セレクタ２２Ａ
の左側（■、）にバスが設定されて、アドレス入力端子
２１上のアドレスがアドレスレジスタ２３０に設定され
、さらに所定のタイミングでアドレスレジスタ２３１，
２３２，２３３ヘシフトされる。これにより、ベクトル
レジスタのバンク＃０〜＃３の指定されたアドレス位置
にある偶数番の１つのレジスタ（８エレメント）がアク
セスされたことになる。　　　゛ これに対して奇数番のレジスタを指定するときには、セ
レクタ２２Ｂの右側（Ｒ）にパスが設定され、入力され
たアドレスは、アドレスレジスタ２３４に設定されてか
ら、２３５，２３６．２３７へ順次シフトされ、バンク
＃４〜＃７の指定されたアドレス位置にある１つのレジ
スタ（８エレメント）がアクセスされる。

もしも、ベクトル長が８工レメント以上ある場合には１
次に隣接するレジスタを連結して使用される。

たとえば、偶数番のレジスタに次の奇数番のレジスタを
連結する場合には、セレクタ２２Ｂの左側（Ｌ）にパス
が設定され、アドレスレジスタ２３３からシフト出力さ
れたアドレスがアドレスレジスタ２３４へ転送される。

また奇数番のレジスタに次の偶数番のレジスタを連結す
る場合には、アドレスレジスタ２３７からシフト出力さ
れたアドレスを＋１加算器２４へ入力し、加算制御信号
入力端子２５から加算制御信号を与えてアドレスに＋１
を加算し、同時にセレクタ２２Ａの右側（Ｒ）にバスを
設定して、アドレスレジスタ２３０へ戻す。このとき、
アドレスが１だけ増加しているため、バンク＃０では。

次のアドレス位置がアクセスされる。

このようにして、８工レメント単位で任意のベクトル長
の順次のレジスタを連結使用することにより、データを
アクセスすることができる。なお。

毎サイクルでアクセスされるエレメント数は２個である
。

〔発明の効果〕

本発明によれば、同一のへクトルレジスタの容量でシン
グルプロセッサシステムからマルチプロセッサシステム
へ切り替えることができ、その際。

スカラユニソト当たりの使用可能なレジスタ数およびア
クセススループットを減少させることがなく、性能低下
を抑えることができ、またソフトウェアの互換性をある
程度保つことができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の１実
施例システムの構成図、第３図は本発明が対象とする従
来のコンピュータシステムの構成例を示す図、第４図は
従来のベクトルレジスタの構成図である。 第１図において。

Claims (1)

【特許請求の範囲】
1. Ｍ、Ｎがそれぞれ２よりも大きい整数であって、Ｍ個の
   バンクによってインタリーブされたベクトルレジスタに
   おいて、Ｍ個のバンクをＮ個のグループに分割すること
   により、ベクトルレジスタをＮ個に分け、さらに、途中
   のバンクからベクトルレジスタのアクセスを開始可能に
   して、指定できるレジスタの個数を見かけ上Ｎ倍にした
   ことを特徴とするベクトルレジスタの構成方式。