JPS6366661A - 記憶制御方式 - Google Patents
記憶制御方式Info
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- JPS6366661A JPS6366661A JP61209507A JP20950786A JPS6366661A JP S6366661 A JPS6366661 A JP S6366661A JP 61209507 A JP61209507 A JP 61209507A JP 20950786 A JP20950786 A JP 20950786A JP S6366661 A JPS6366661 A JP S6366661A
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- Japan
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- 238000000034 method Methods 0.000 claims description 6
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
−〔産業上の利用分野〕
本発明は、計算機システムの制御方式に関し、詳しくは
、記憶装置に対するアクセス処理方式に関する。
、記憶装置に対するアクセス処理方式に関する。
従来の記憶制御方式は、特開昭５７−１６１９５５号公
報に記載のように、アドレス順に対応して付けられたバ
ンク番号を、バンクグループ数で割った時の余りが、同
じ値をとるバンク番号を持つ複数のバンクを同一のバン
クグループに割り付ける方式％式％ 従来の記憶制御方式を第２図により説明する。
報に記載のように、アドレス順に対応して付けられたバ
ンク番号を、バンクグループ数で割った時の余りが、同
じ値をとるバンク番号を持つ複数のバンクを同一のバン
クグループに割り付ける方式％式％ 従来の記憶制御方式を第２図により説明する。
第２図において、１．２，３．４はアクセス要求制御装
置であり（本説明では４個とする）、メモリアクセス要
求を発行する源である。５．６゜７．８は、アクセス要
求スタック装置であり、それぞれアクセス要求制御装置
１，２．３．４より発行されるアクセス要求をスタック
し、スタックされた順にアクセス要求を、付随するアド
レス情報に応じて、バンクグループ対応のアクセス要求
優先順位決定装置９，１０，１１．１２のいずれかに送
出する。１３は主記憶装置であり、１４ 、１５ 、１
６ 、１７は、複数のバンク１４−１ないし１４−４．
１５−１ないし１５−４．１６−１ないし１６−４ 、
１７−１ないし１７−４を有するバンクグループであり
（本説明では、バンクグループは４個、１つのバンクグ
ループ内のバンク数は４個とする）、それぞれ、アクセ
ス要求優先順位決定装置９，１０，１１．１２と１対１
に、１組のバスであるポート１８ 、１９ 、２０ 、
２１により９ Ｋａされている。バンク１４−１ないし
１４−４゜１５−１ないし１５−４．１６−１ないし１
６−４．１７−１ないし１７−４は、全体として連続し
たアドレス空間を形成するように、予めアドレス割り付
けがなされている。この様子を、バンクのデータ幅を８
バイトとした場合について、第４図に示す。
置であり（本説明では４個とする）、メモリアクセス要
求を発行する源である。５．６゜７．８は、アクセス要
求スタック装置であり、それぞれアクセス要求制御装置
１，２．３．４より発行されるアクセス要求をスタック
し、スタックされた順にアクセス要求を、付随するアド
レス情報に応じて、バンクグループ対応のアクセス要求
優先順位決定装置９，１０，１１．１２のいずれかに送
出する。１３は主記憶装置であり、１４ 、１５ 、１
６ 、１７は、複数のバンク１４−１ないし１４−４．
１５−１ないし１５−４．１６−１ないし１６−４ 、
１７−１ないし１７−４を有するバンクグループであり
（本説明では、バンクグループは４個、１つのバンクグ
ループ内のバンク数は４個とする）、それぞれ、アクセ
ス要求優先順位決定装置９，１０，１１．１２と１対１
に、１組のバスであるポート１８ 、１９ 、２０ 、
２１により９ Ｋａされている。バンク１４−１ないし
１４−４゜１５−１ないし１５−４．１６−１ないし１
６−４．１７−１ないし１７−４は、全体として連続し
たアドレス空間を形成するように、予めアドレス割り付
けがなされている。この様子を、バンクのデータ幅を８
バイトとした場合について、第４図に示す。
４個のアクセス要求制御装置から同時に発行された４個
のアクセス要求のうち、複数個のアクセス要求が、ある
１つのバンクグループに含まれる、メモリアドレスをア
クセスしようとした場合、該バンクグループに対応する
アクセス要求優先順位決定装置に、同時に複数個の該ア
クセス要求が送出される。例え１ば、アクセス要求優先
順位決定装置９を例（てとれば、同時に送出された複数
個のアクセス要求は、アクセス要求優先順位決定論理９
−１により、１つが選ばれバンクグループ１４へ送出さ
れろ。この時、選ばれなかったアクセス要求は次のサイ
クルまで、アクセス要求優先順位決定論理９−１の入口
で待たさ虹る。
のアクセス要求のうち、複数個のアクセス要求が、ある
１つのバンクグループに含まれる、メモリアドレスをア
クセスしようとした場合、該バンクグループに対応する
アクセス要求優先順位決定装置に、同時に複数個の該ア
クセス要求が送出される。例え１ば、アクセス要求優先
順位決定装置９を例（てとれば、同時に送出された複数
個のアクセス要求は、アクセス要求優先順位決定論理９
−１により、１つが選ばれバンクグループ１４へ送出さ
れろ。この時、選ばれなかったアクセス要求は次のサイ
クルまで、アクセス要求優先順位決定論理９−１の入口
で待たさ虹る。
ここで、１つのバンクグループ内の複数のバンクに対す
るバンク番号の割り付は方を、第２図に示すように、バ
ンク番号をバンクグループの個数で割った時の余りが同
じになるバンク番号とした場合について考察する。
るバンク番号の割り付は方を、第２図に示すように、バ
ンク番号をバンクグループの個数で割った時の余りが同
じになるバンク番号とした場合について考察する。
今、増分値が１６バイトの大きなアドレス領域をアクセ
スすることを考える。アクセスするアドレスの先頭アド
レスかＯ番地とすると、たとえばアクセス要求制御装置
１．２．３．４からの最初のＭ Ｃ（Ｍａｃｈｉｎｅ
Ｃｙｃｌｅ ）で送出さ虹ルアクセス要求は、第４図よ
りわかるように、それぞれバンク番号０，２，４．６に
対して、アクセスすべく送出される。バンク番号０．４
はバンクグループ１４に（バンク番号２，６はバンクグ
ループ１６にそれぞれ割り当てられているため、前述し
たように、アクセス要求優先順位決定装置９及び１１に
おいて、ＩＭ Ｃ中にバンクグループに送出されないア
クセス要求が２個発生する。すなわち、アクセス要求制
御装置からは、１ＭＣピッチで、４個のアクセス要求が
送出されるが、主メモリへは、１ＭＣピッチで２個のア
クセス要求しか送出されないことになる。このことは、
引続く次のアクセス要求送出ｉの際においても同様なこ
とが言え、装置全体の性能低下につながることになる。
スすることを考える。アクセスするアドレスの先頭アド
レスかＯ番地とすると、たとえばアクセス要求制御装置
１．２．３．４からの最初のＭ Ｃ（Ｍａｃｈｉｎｅ
Ｃｙｃｌｅ ）で送出さ虹ルアクセス要求は、第４図よ
りわかるように、それぞれバンク番号０，２，４．６に
対して、アクセスすべく送出される。バンク番号０．４
はバンクグループ１４に（バンク番号２，６はバンクグ
ループ１６にそれぞれ割り当てられているため、前述し
たように、アクセス要求優先順位決定装置９及び１１に
おいて、ＩＭ Ｃ中にバンクグループに送出されないア
クセス要求が２個発生する。すなわち、アクセス要求制
御装置からは、１ＭＣピッチで、４個のアクセス要求が
送出されるが、主メモリへは、１ＭＣピッチで２個のア
クセス要求しか送出されないことになる。このことは、
引続く次のアクセス要求送出ｉの際においても同様なこ
とが言え、装置全体の性能低下につながることになる。
上記従来技術は、ある増分値を持つ大きなアドレス領域
を毎サイクルにわたってアクセスする場合についての配
慮がされておらず、アクセス要求の送出ピッチが低下す
る問題があった。
を毎サイクルにわたってアクセスする場合についての配
慮がされておらず、アクセス要求の送出ピッチが低下す
る問題があった。
本発明の目的は、ある増分値を持つ大きなアドレス領域
ておいても、毎サイクルにわたって効率よくアクセスで
きるようにしたものである。
ておいても、毎サイクルにわたって効率よくアクセスで
きるようにしたものである。
上記目的は、バンクグループ内の複数のバンクに対する
バンク番号の割り付けについて、バンク番号をバンクグ
ループ数で割った時の商が同じになるバンク番号を、異
なるバンクグループに割り付け、且つ、パンクグループ
数を２乗したバンク数ごとに、バンク４号をパンクグル
ープ数で割った時の余りが同じになるバンク番号な異な
るバンクグループに′圓り付けることにより、み成され
る。
バンク番号の割り付けについて、バンク番号をバンクグ
ループ数で割った時の商が同じになるバンク番号を、異
なるバンクグループに割り付け、且つ、パンクグループ
数を２乗したバンク数ごとに、バンク４号をパンクグル
ープ数で割った時の余りが同じになるバンク番号な異な
るバンクグループに′圓り付けることにより、み成され
る。
バンクグループに対するバンク伝号の割り付けを上記の
如く行うことにより、アクセスするメモリアドレスが、
前述したように、１６バイトの増分値を持つ場合でも、
複数個のアクセス要求が、ある−個のバンクグループに
集中することがない。
如く行うことにより、アクセスするメモリアドレスが、
前述したように、１６バイトの増分値を持つ場合でも、
複数個のアクセス要求が、ある−個のバンクグループに
集中することがない。
第３図に本発明の一実施側を法用した計算機システムの
主要部の構成例を示す。ここで計算機システムは、演算
装置２０．複数のアクセス制御装置（本実施例では４個
とする） ４０ 、４１ 、４２ 、４３ 、記−憶制
御装置５０．主記憶装置６０．主記憶装置６０と、演算
装置間のデータバッファの役割をもつベクトルレジスタ
装置３０を備えている。主記憶装置６０は各々独立にア
クセス可能な複数（本実施例では、１６とする）の記憶
パンクロ１−１ないし６１−４．６２−１ないし６２−
４．６３−１ないし６３−４ 、６４−１ないし６４−
４ｆｊｔもつ複数（本実施例では４とする）のバンクグ
ループ６１ 、６２ 、６３ 、６４より構成されてい
る。
主要部の構成例を示す。ここで計算機システムは、演算
装置２０．複数のアクセス制御装置（本実施例では４個
とする） ４０ 、４１ 、４２ 、４３ 、記−憶制
御装置５０．主記憶装置６０．主記憶装置６０と、演算
装置間のデータバッファの役割をもつベクトルレジスタ
装置３０を備えている。主記憶装置６０は各々独立にア
クセス可能な複数（本実施例では、１６とする）の記憶
パンクロ１−１ないし６１−４．６２−１ないし６２−
４．６３−１ないし６３−４ 、６４−１ないし６４−
４ｆｊｔもつ複数（本実施例では４とする）のバンクグ
ループ６１ 、６２ 、６３ 、６４より構成されてい
る。
第１図に、第３図の記憶制御装置及び、主記憶装置の構
成図を示す。７０ないし７３は、アクセス要求制御装置
４０ 、４１ 、４２ 、４３に対応するアクセス要求
スタック装置であり、ここにスタックされたアクセス要
求は、制御部７０Ｂの指示により、アクセス要求に付随
するアドレス情報に従い、バンクグループ対応のアクセ
ス要求優先順位決定回路に送出される。
成図を示す。７０ないし７３は、アクセス要求制御装置
４０ 、４１ 、４２ 、４３に対応するアクセス要求
スタック装置であり、ここにスタックされたアクセス要
求は、制御部７０Ｂの指示により、アクセス要求に付随
するアドレス情報に従い、バンクグループ対応のアクセ
ス要求優先順位決定回路に送出される。
ここで制御部？ＯＡでは、対応するアクセス要求制御装
置より送出されたアドレス情報を、前述したバンク番号
に変換すべ（、バンクグループ番号キ付けかえる。第５
図はアクセス要求制御装置より送出されるアドレス情報
データを示したものであり、第６図は制御７０Ａに入力
されたアドレス情報と、変換されたアドレス情報の対応
を示した真理値表であり、第７図はそれを実現するため
の回路図である。これらの図かられかるように、制御部
７０Ａは、入力したアドレスのうち、バンク情報、（ビ
ットｉ、ｉ＋１）と、バンクグループ情報（ビットｉ＋
２．ｉ＋３）を、算術加算（ｍｏｄ ４ ）し、新しい
バンクグループ情報として出力する。
置より送出されたアドレス情報を、前述したバンク番号
に変換すべ（、バンクグループ番号キ付けかえる。第５
図はアクセス要求制御装置より送出されるアドレス情報
データを示したものであり、第６図は制御７０Ａに入力
されたアドレス情報と、変換されたアドレス情報の対応
を示した真理値表であり、第７図はそれを実現するため
の回路図である。これらの図かられかるように、制御部
７０Ａは、入力したアドレスのうち、バンク情報、（ビ
ットｉ、ｉ＋１）と、バンクグループ情報（ビットｉ＋
２．ｉ＋３）を、算術加算（ｍｏｄ ４ ）し、新しい
バンクグループ情報として出力する。
制御部７０Ｂによるバンクグループ対応のアクセス要求
優先順位決定装置への、アクセス要求の送出はこれらの
変換されたアドレス情報により行われる。なお、８０−
１のパスは、アクセス要求優先順位決定装置８０におい
て、アクセス要求スタック回路７０からのアクセス要求
が選択されたことを求す信号を送るためのものであり、
この信号により制御部７０Ｂは、次のアクセス要求を、
アクセス要求優先順位決定装置に送出する。これは、ア
クセス要求制御装置４０より発行されたアクセス要求の
順で、主記憶装置６０から該アクセスデータな読み出す
ことを保証するために必要な制御方式である。
優先順位決定装置への、アクセス要求の送出はこれらの
変換されたアドレス情報により行われる。なお、８０−
１のパスは、アクセス要求優先順位決定装置８０におい
て、アクセス要求スタック回路７０からのアクセス要求
が選択されたことを求す信号を送るためのものであり、
この信号により制御部７０Ｂは、次のアクセス要求を、
アクセス要求優先順位決定装置に送出する。これは、ア
クセス要求制御装置４０より発行されたアクセス要求の
順で、主記憶装置６０から該アクセスデータな読み出す
ことを保証するために必要な制御方式である。
−例として、記憶上のアクセスするアドレスが。
増分値１６バイトをもった場合、すなわち、主記憶。
上のアドレスａ＋１６Ｘｍ（ａ、ｍは０を含む整数）か
ら始まる８バイト（本実施例では、各バンクのデータ幅
を８バイトとした）を、ｍの値を１ずつ増加させ、比較
的大きなアドレス領域についてアクセスする場合につい
て説明する。
ら始まる８バイト（本実施例では、各バンクのデータ幅
を８バイトとした）を、ｍの値を１ずつ増加させ、比較
的大きなアドレス領域についてアクセスする場合につい
て説明する。
今、初期値としてａ＝＝ｏ、ｍ＝０とし、ｍの値を０か
も１ずつ増加させたとする。第４図よりわかるように、
この場合、アクセス要求は、バンク番号が、偶数のバン
クについて、アクセスすることになる。第１図において
、ＲＱ Ｏ（４０）が、バンク番号０を、ＲＱ １ （
４１）が、バンク番号２を、ＲＱ ２ （４２）が、バ
ンク番号４を、ＲＱ ３ （４３）が、バンク番号６を
、あるサイクルにおいて、同時にアクセスすることを考
える。この場合、ＲＱｏ。
も１ずつ増加させたとする。第４図よりわかるように、
この場合、アクセス要求は、バンク番号が、偶数のバン
クについて、アクセスすることになる。第１図において
、ＲＱ Ｏ（４０）が、バンク番号０を、ＲＱ １ （
４１）が、バンク番号２を、ＲＱ ２ （４２）が、バ
ンク番号４を、ＲＱ ３ （４３）が、バンク番号６を
、あるサイクルにおいて、同時にアクセスすることを考
える。この場合、ＲＱｏ。
１．２．３からのそれぞれのアクセス要求は、それぞれ
、別々のアクセス要求優先ｊ狐位決定装置に送出される
ため、アクセス要求間のぶつかりが生じない。これは引
続くサイクルの４個のアクセス要求間においても同様な
ことがいえるため、アクセス要求間のぶつかりによる、
アクセス要求送出ピッチの低下を招くことがない。
、別々のアクセス要求優先ｊ狐位決定装置に送出される
ため、アクセス要求間のぶつかりが生じない。これは引
続くサイクルの４個のアクセス要求間においても同様な
ことがいえるため、アクセス要求間のぶつかりによる、
アクセス要求送出ピッチの低下を招くことがない。
本発明によれば、ある増分値をもった、比較的大きなア
ドレス領域をアクセスする場合、アクセス要求間のポー
トのぶつかりがなくなるため、毎サイクルごとのアクセ
スが可能とｙ（す、記憶装置に対するアクセス能力の低
下を回避する効果があ７る。
ドレス領域をアクセスする場合、アクセス要求間のポー
トのぶつかりがなくなるため、毎サイクルごとのアクセ
スが可能とｙ（す、記憶装置に対するアクセス能力の低
下を回避する効果があ７る。
なお、本実施例におけるバンク番号の割り付は方は、前
述の条件を満たすものの一例であり、他のバリエージク
ンも容易に考えられることは言うまでもない。
述の条件を満たすものの一例であり、他のバリエージク
ンも容易に考えられることは言うまでもない。
第１図は本発明の一実施例を採用した計ｎ機システムの
記憶制御部及び、生能憶装ｆｔのバンク番号の割り付け
を示した構成図、第２図は従来のバンク割り付けを示し
た記憶制御部及び、記憶装置を示した構成図、第３図は
本発明の一実施例を採用した計算機システムを示した構
成図、第４図はアドレスとバンク番号の対応を示した説
明図、第５、第６．第７図は第１図のアドレス変換部の
論理説明図である。 ７０ 、７１ 、７２ 、７３・・・アクセス要求スタ
ック製置、７０Ａ・・・バンクグループ変換論理。 、′１７−７゛。 “ 〜
記憶制御部及び、生能憶装ｆｔのバンク番号の割り付け
を示した構成図、第２図は従来のバンク割り付けを示し
た記憶制御部及び、記憶装置を示した構成図、第３図は
本発明の一実施例を採用した計算機システムを示した構
成図、第４図はアドレスとバンク番号の対応を示した説
明図、第５、第６．第７図は第１図のアドレス変換部の
論理説明図である。 ７０ 、７１ 、７２ 、７３・・・アクセス要求スタ
ック製置、７０Ａ・・・バンクグループ変換論理。 、′１７−７゛。 “ 〜
Claims (1)
- １、独立にアクセス可能なＮ個のバンクが、それぞれｎ
個のバンクを有するＭ個（Ｎ＝Ｍｎ、ただしｎは正の整
数）のバンクグループで構成される記憶装置と、独立に
アクセス要求を発行する複数個のアクセス要求制御装置
を持つた記憶制御装置がそれぞれ一つのポートで接続さ
れた計算機システムにおいて、アドレス順に対応して付
けられたバンク番号をバンクグループ数Ｍで割つた時の
商が同じになるバンク番号を、それぞれ異なるバンクグ
ループに割り付け、且つ、バンクグループ数を２乗した
Ｍ＾２個のバンク毎に、バンク番号をバンクグループ数
Ｍで割つた時の余りが、同じになるバンク番号を、それ
ぞれ異なるバンクグループに割り付ける制御論理を設け
たことを特徴とする記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61209507A JPS6366661A (ja) | 1986-09-08 | 1986-09-08 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61209507A JPS6366661A (ja) | 1986-09-08 | 1986-09-08 | 記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6366661A true JPS6366661A (ja) | 1988-03-25 |
Family
ID=16573944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61209507A Pending JPS6366661A (ja) | 1986-09-08 | 1986-09-08 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366661A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009024644A (ja) * | 2007-07-20 | 2009-02-05 | Toyota Motor Corp | 内燃機関の動弁機構に適用される給油装置 |
| WO2020217640A1 (ja) * | 2019-04-26 | 2020-10-29 | 株式会社アクセル | 情報処理装置 |
-
1986
- 1986-09-08 JP JP61209507A patent/JPS6366661A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009024644A (ja) * | 2007-07-20 | 2009-02-05 | Toyota Motor Corp | 内燃機関の動弁機構に適用される給油装置 |
| WO2020217640A1 (ja) * | 2019-04-26 | 2020-10-29 | 株式会社アクセル | 情報処理装置 |
| JP2020184095A (ja) * | 2019-04-26 | 2020-11-12 | 株式会社アクセル | 情報処理装置 |
| US11961073B2 (en) | 2019-04-26 | 2024-04-16 | Axell Corporation | Information processing device |
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