JPH05265971A - コンピュータシステム及びそれに用いる統合単一チップ中央プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 追加の入／出力バスを必要とせずに、ＤＲＡ
Ｍメモリにプロセッサを直接インタフェースさせ、ＤＲ
ＡＭメモリへのアクセスを速くできるようにする。 【構成】 コンピュータシステムは、キャシュ手段を有
するカーネルプロセッサ22及び管理兼制御手段26を有し
ている単一チップの中央プロセッサ20と、ライン束28に
よってメモリ管理兼制御手段26にアタッチさせたダイナ
ミックＲＡＭメモリ34と、種々のデータ変換手段33のア
タッチメントを許可するアタッチ制御手段32とを具えて
いる。アタッチ制御手段32を中央プロセッサ20の外部に
設け、このアタッチ制御手段32もダイナミックＲＡＭメ
モリ34に並列に前記ライン束28に接続する。前記中央プ
ロセッサ20は前記カーネルプロセッサ22以外にコプロセ
ッサ24も具え、このコプロセッサが複数のダイレクトメ
モリアクセス制御素子240---246 を具えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュ手段を有し
ているカーネルプロセッサ及びメモリ管理兼制御手段を
有している単一チップの中央プロセッサと；データライ
ン、アドレスライン、行アドレス選択手段（ＲＡＳ）、
列アドレス選択手段（ＣＡＳ）、出力イネーブル手段及
び書込手段を含むライン束によって前記メモリ管理兼制
御手段に物理的にアタッチさせたダイナミックＲＡＭメ
モリと；種々のデータ交換手段のアタッチメントを許可
するためのアタッチ制御手段；とを具えているコンピュ
ータシステムに関するものである。

【０００２】

【従来の技術】本発明は特に、例えば1990年２月に米国
カリフォルニア州サンジェゼ所在のサイプレスセミコン
ダクタ社から出された「ユーザズ ガイド」における序
文及び序節に記載されているようなスパークリスク（Sp
arc Risc) タイプのプロセッサに関して実現したもので
あるが、本発明はこれに限定されるものではない。本発
明の発明等は、従来のプロセッサは命令セットの数がか
なり少なくて済むような様々の有利な特徴及び他の種々
の特徴を有しているも、特にＤ−ＲＡＭに直接インタフ
ェースしながら前記ライン束に接続されている種々の周
辺装置に固有の高い転送速度でダイレクトメモリアクセ
スできるようにするには追加のシステム機能をかなり加
えることになることを確かめた。

【０００３】

【発明が解決しようとする課題】本発明の第１の目的は
特に、ダイナミックＲＡＭメモリにプロセッサを直接物
理的にアタッチさせて、ディスクのようなバックグラウ
ンドメモリ並びにプロセッサ内のキャッシュメモリに対
して主メモリを表わす前記ＲＡＭメモリへのプロセッサ
のアクセス可能性を速くすると共に、これと同時に中央
プロセッサへの多数の追加ピン及び追加の配線も必要と
なる別個の入／出力バスの必要性をなくすことにある。
本発明の第２の目的は、バンク選択、リフレッシュ制
御、バス優先度認可等に関連するようなメモリ制御の取
り組みを別個の追加のシステム要素としているＶＭＥ、
フューチャバス、マルチバス（これらの幾つかのものは
商標名である）のような馴じみのバス編成とは別の特に
有利なバス編成を提供することにある。本発明の第３の
目的は中央プロセッサのメモリ管理兼制御サブシステム
によって中央プロセッサが全てのバスを管理して、シス
テマティックな編成を提供することにある。一般に中央
プロセッサチップの機能向上は多少コスト高となるも、
実質上オフ−チップハードウェアが必要でなくなる。

【０００４】

【課題を解決するための手段】本発明によるコンピュー
タシステムは、前記アタッチ制御手段を前記中央プロセ
ッサの外部に設け、該アタッチ制御手段も前記ライン束
により前記ダイナミックＲＡＭメモリに並列に接続し、
前記中央プロセッサが前記カーネルプロセッサ以外にコ
プロセッサも具え、該コプロセッサが複数の第１タイプ
のダイレクトメモリアクセス制御素子を含み、これらの
各制御素子における各アドレス／長さ記憶部により前記
ＲＡＭメモリと、関連する各データ交換手段との間の第
１タイプのダイレクトメモリアクセスを前記データ交換
手段に関連するアタッチ制御手段を介して各制御素子ご
とに適応させることを特徴とする。

【０００５】このような中央プロセッサは適当なユーザ
プログラムを実行するカーネルロジックを有しており、
これは一般にシステムの一般的雑用も実行する典型的な
プロセッサを表わすが、小形のオンチップコプロセッサ
はＤＭＡ動作を実行する。ＤＲＡＭのライン束をＩ／Ｏ
タスクようにも用いることによりコストの低下が図れ
る。上述した特徴は、簡単なアドレス指定シーケンス構
成だけを必要とする周辺装置にとっては十分とされるこ
とが屡々あるごく僅かなオンボード又はオンチップイン
テリジェンスしか有さない周辺コントローラに特に有利
である。これらの周辺装置と、それらの相手先とを区別
するには斯様なコントローラと中央プロセッサとの間に
極めて基本的なインタラクションだけが必要であり、カ
ーネルプロセッサそのものは殆ど必要とされない。斯様
の簡単な編成構造は大量のデータ転送、例えばバックグ
ラウンドディスクメモリと主メモリとの間で多量の記録
を転送するのによく用いられる。この際、主メモリのア
ドレスは連続的なものであり、これらのアドレスを均一
量増減させる作用を別にする必要はなく、メモリアクセ
スも別にする必要はない。

【０００６】本発明の好適例では、前記各データ交換手
段が、データアイテム転送用の各第１要求信号を転送す
るために、関連するメモリアクセス制御素子への各要求
ワイヤを有し、且つ前記中央プロセッサがエミュレーテ
ィング手段を有し、該段がいずれかの最初の要求にエミ
ュレートして、各ライン束のアドレスによって表わされ
るような関連する第１肯定応答を受信するようにする。

【０００７】このようにすれば、１，２又は４バイトの
ように長さが限られた交換データアイテムの場合、転送
要求信号を前述したコプロセッサに送るだけでよく、肯
定応答用のワイヤは必要でない。周辺装置によるアドレ
スの確認は標準的な方法で行うことができる。一般に、
周辺装置のアドレスは全アドレス空間の一部にマップさ
れるため、適応アドレスはチップ選択信号の如き起動信
号に変換する。次いで、このチップ選択信号は肯定応答
信号としての第２の利用を見出すことができる。他の可
能性は受信アドレスを復号化するデコーダにあり、これ
は当面の周辺装置に向けられるアドレスを復号化する。
なお、コプロセッサへの上記データアイテム転送要求以
外に、カーネルプロセッサへの全Ｉ／Ｏトランザクショ
ンに対する多数バイトの標準アテンション又は完了割込
信号も関連するライン束のワイヤで転送することができ
る。斯様なトランザクションは、コプロセッサが処理で
きないアドレスの生成、状態の更新等を含めることがで
きる。こうしたことが比較的まれに起こらない場合に
は、カーネルプロセッサにロードさせることは左程問題
にならない。

【０００８】本発明の他の好適例では、前記制御素子が
前記データ交換手段のいずれかにより生成されて前記ラ
イン束を介して転送される仮想Ｉ／Ｏアドレスを受信す
るようにし、且つ前記メモリ管理兼制御手段が前記カー
ネルプロセッサ並びに前記コプロセッサからの仮想Ｉ／
Ｏアドレスの受信を調整して、ライン束で転送できる実
アドレスに変換するようにする。カーネルプロセッサが
メモリ管理手段での次の変換用の仮想アドレスを発生す
ることができる限り、コプロセッサも仮想アドレスとし
てのアドレスを発生することができる。このように融通
性を高めるのに、実／仮想アドレス指示ビット用の検出
器以外には特別のハードウェアは必要とされない。

【０００９】結局、上記編成によれば、ＤＭＡを行う限
り、カーネルプロセッサのバイトモード割込は必要でな
い。さらに、各別のデータ流に対するＤＭＡロジックは
ごく少なくして済む。又、仮想（並びに実）Ｉ／Ｏアド
レスも可能である。最後に、ライン束はオフチップＤＲ
ＡＭ制御ロジックを必要とする以外は、ＤＲＡＭ用の標
準編成のバスと同じである。従って、アドレスのメイン
テナンスは中央プロセッサのＤＭＡサブシステムで一貫
して行われる。

【００１０】本発明の好適例では、前記コプロセッサが
第２の複数個のハンドシェーク制御素子を具え、これら
の各制御素子により中央プロセッサの外部にある関連す
る他のアタッチ制御手段における各第２のダイレクトメ
モリアクセス制御素子にハンドシェークさせ、他の各ア
タッチデータ交換手段に対する斯様な他の各アタッチ制
御手段が前記第２の制御素子毎に前記カーネルプロセッ
サによる支援なしに、前記ＲＡＭメモリと前記関連する
他のデータ交換手段との間の第２タイプのダイレクトメ
モリアクセスを適合させるようにする。

【００１１】所定の周辺制御ユニットはＤＭＡ転送その
ものを制御するために充分なオンボードインテリジェン
スを有している。これは特に、周辺装置そのものが複数
の入り混った情報流を有している場合にあり得るアドレ
スシーケンス構造が複雑な周辺装置の場合である。これ
には交互に使用すべき複数のアドレスが必要となる。こ
のようなことを第１タイプのＤＭＡで実行するには、ア
ドレスが変わる度毎にカーネルプロセッサへの割込をす
る必要がある。このような理由のために、情報流が入り
混っているような場合には、様々なアドレスを周辺制御
装置（アタッチ制御手段）にて利用できるようにし、必
要に応じてアドレスを局部制御素子にコピーさせる。こ
のような周辺装置の例としてＩＳＤＮ（総合データサー
ビス網）チップがあり、これは共存する多種多様の入力
路及び出力路を有している。ここでもアテンション／完
了割込はカーネルプロセッサにより処理する必要があ
る。周辺制御装置には、例えば割当てバッファのリスト
を配分し、記憶スペースがなくなったら、カーネルプロ
セッサの支援なしにフリーバッファ用のリストをインタ
ロゲートする。

【００１２】本発明の他の好適例では、前記カーネルプ
ロセッサ並びに前記第２ダイレクトメモリ制御素子のい
ずれもが前記メモリ管理兼制御手段への仮想メモリアド
レスを生成して、これらのアドレスをライン束で移送で
きる実アドレスに変換できるようにする。これは中央プ
ロセッサのタスクを緩和することにもなり、これにより
システムの処理速度が向上する。

【００１３】さらに本発明の他の例では、前記仮想アド
レスの長さを実際の列アドレスの長さの少なくとも２倍
とし、前記仮想アドレスに割当てられるライン束のアド
レスワイヤの第１と第２の専用部分における前記アドレ
スをアドレスシフト手段によりバンクモードでデマルチ
プレックスする。以下の実施例では、行及び列アドレス
の各々を16ビットとする。仮想アドレスは32ビットとす
る。これらの全てのビット数は、低目の値で作動させる
限り、上限値を示すものとする。このことは列アドレス
が仮想アドレスの通路幅の丁度２倍であることを意味し
ている。この際、メモリへのロードは仮想アドレス通路
の２半部にバンクモードで分配されるため、容量性の負
荷が最小となり、従って処理速度もさらに向上する。

【００１４】本発明のさらに他の例では、前記中央プロ
セッサが、前記第１のダイレクトメモリアクセス制御素
子の各々及び前記第２の複数のハンドシェーク制御素子
の各々にそれぞれ関連するような第３の複数の転送要求
受信手段を有するようにする。前記第３の転送要求受信
手段の数は４個又は８個とするのが好適である。代表的
な例として、光学／磁気ディスクの場合のインテリジェ
ンス交換に対して、共存転送要求の数が２以上となるの
はまれである。しかし、このように少なくするにはシス
テムパーフォーマンスをかなり改善しなければならな
い。様々な要求転送間の時間多重編成は循環的、周期的
のようなものとすることができる。

【００１５】本発明は上述したようなコンピュータシス
テムに使用する統合単一チップのプロセッサに関するも
のである。コンピュータシステムは目下高レベルの専門
的ワークステーションであるが、将来においては様々な
可能性を有するパーソナルコンピュータや、テレビジョ
ンを中心とする電子機器の如きあらゆる種類のローエン
ドの解を求めることができる。特殊な使用として自動車
用電子機器としても用いられ、この場合には極めて精巧
で、しかも全く基本的なステーション間での通信が行わ
れる。特に本発明に関連するこのような環境には、ボー
ドコンピュータ、ナビゲーションコンピュータ、ＣＤ−
ＲＯＭステーション、ＲＡＭステーション、ディジタル
無線データシステムチューナ、並びにスマートヘッドラ
イトコントローラ、ドア／窓／トランクセンサ、エンジ
ンアクチュエータがある。

【００１６】

【実施例】図１は本発明による第１タイプのダイレクト
メモリアクセスを特徴としているコンピュータシステム
のブロック図である。特に、ブロック20はブロック22で
象徴化したＳＰＡＲＣ兼キャッシュアーキテクチャに基
づく中央プロセッサである。一般に、カーネルプロセッ
サにキャッシュを設けることにより処理速度を高める事
ができる。単一レベル又は複数レベルのキャッシュと組
合わせたカーネルプロセッサは一般に慣例のＳＰＡＲＣ
単一チッププロセッサと等価なものであるため、これに
ついての詳細な説明は省略する。ブロック26はメモリ管
理兼メモリ制御ユニットを示す。このユニットは高レベ
ルでは、キャッシング及び仮想アドレスデータ変換、優
先順位（プロセッサ内部でのプロセス間及びバスアクセ
スに対する様々な要求間の順位）の決定、パリティの生
成／検出を含み、且つプロセッサにより生成され、デー
タバス（32ビット）よりも狭いデータアイテムをバスの
適当なワイヤにシフトさせるようなシフティングをする
メモリ管理機能を実行する。ブロック26は低レベルでは
バスタイミング信号、メモリ使用可能信号、アドレス／
データ等のバッファリングをする。一般にＤＲＡＭへの
斯様なインタフェースは慣例のことである。ブロック24
は第１タイプのＤＭＡ制御手段を有している。特に、こ
の制御手段を４段のアドレス−長さ−転送要求記憶レジ
スタ240,242, 244, 246 によって示してあり、これらの
レジスタはレジスタ246 にだけ示してあるように、後に
詳述するようなソース／行先アドレス格納用部分Ａと、
長さ格納用部分Ｂと、転送要求ビット及び他の制御信号
格納用部分Ｃとを有している。転送要求ビットはバイト
（又は２バイト＝半語又は全語レベル）で作動する。こ
の要求ビットは転送が許可されるとリセットする。アド
レスは或る特定の周辺装置33用のＤＭＡアクセスを次に
どこでさせるか、又は休止後にそれをどこで開始できる
かを指示する。各アドレス記憶レジスタに結合させた長
さ計数レジスタには通常伝送すべきパケットの長さをロ
ードさせる。この計数レジスタは当面のＤＭＡについて
云えば、バス28でのデータ転送と同期してデクリメント
される。同様に、アドレス部（レジスタ）もこのＤＭＡ
ではバス28でのデータ転送と同期してインクリメントさ
れるか、場合によってはデクリメントされる。転送レジ
スタは２アドレスのものとすることができ、この場合に
はソースアドレスレジスタと先行アドレスレジスタとの
２つがあり、この場合双方のアドレスレジスタは同期を
とってステップさせる。長さ計数レジスタでのゼロ検出
により関連するＤＭＡの転送を終了させ、カーネルプロ
セッサへの割込みを完了させる。レジスタ240----246は
アクセスコントローラ248 によりアクセスされ、このコ
ントローラによりレジスタの読取及び書込ができ、又ゼ
ロ検出させたり、レジスタにロードしたり、インクリメ
ント／デクリメント（増／減）させたりすることがで
き、且つライン249 を経てカーネルプロセッサ22と通信
することができる。レジスタＣへの割込ビットは制御ユ
ニット又はアタッチ制御手段32から出ているライン33′
における信号によりセットされ、図面ではこの制御ユニ
ット32にデータ交換手段33を接続している。制御ユニッ
ト32は専用のライン33′を有している。他のレジスタ24
0----244もデータ交換ユニット（図示せず）に対する同
様な割込ラインを有している。図面の明瞭化のために、
周辺装置間のこれらのラインを通してのプロセッサによ
る所定のデータ交換については図示してないが、原則と
してこのようなことは可能である。実際上、本発明によ
れば図１につき述べた第１タイプのＤＭＡで斯様なデー
タ交換をすることができる。割込要求ライン33′は次の
情報転送（いずれかの方向）に対する割込要求を知らせ
るためにのみ用いられる。割込要求が受入れられると、
ＤＲＡＭ３４に対するアドレスがライン束28に現れ、こ
のアドレスはライン33′における先の割込要求に肯定応
答する機能をする。このアドレスはアタッチ制御ユニッ
ト32に専用のアドレス検出器（図示せず）にて検出され
る。通常はアドレスのごく限られた部分を検出するだけ
で済む。種々の可能な実施例は上述した通りである。

【００１７】さらに、ブロック34は慣例のダイナミック
ＲＡＭ主記憶であり、これはＲＡＳ，ＣＡＳ，出力イネ
ーブル回線及び書込イネーブル回線を有しており、これ
らはライン束28に直接リンクされ、関連するラインには
メモリ管理兼制御ユニット26により直接データが供給さ
れる。アドレスはカーネルプロセッサ22からか，コプロ
セッサ24からのいずれからも発生させることができ、そ
の後、場合によってはメモリ管理兼制御ユニット26で変
換することができる。データはＤＲＡＭ34によりプロセ
ッサ22、即ちメモリ管理兼制御ユニット26とアタッチ制
御ユニット32とに双方向に与えることができる。原則と
して、アタッチ制御手段はプリンタの如き単方向的なデ
ータ変換手段用に設けることができる。ＲＡＳ，ＣＡ
Ｓ，ＯＥ，ＷＥの如きメモリ制御信号は専らメモリ管理
兼制御ユニット26により供給される。アタッチ制御手段
32はＤＭＡ機能を包含していない。第１タイプのＤＭＡ
データ変換に対する全てのＤＭＡブックキーピングはプ
ロセッサの部分24にて行われる。ライン33′でのバイト
レベルの半語／全語の転送要求以外に、アタッチ制御ユ
ニット32はライン束28にアテンション／コンプリーショ
ン（完了）割込要求を生成して、マルチバイトの全トラ
ンザクションを行わせたり、誤り状態、所謂バーストモ
ード等を知らせたりすることができる。なお、これらに
ついては図面の明瞭化のために図示してない。さらに、
中央プロセッサ20のサブシステム、つまりカーネルプロ
セッサ22と、コプロセッサ24と、メモリ管理兼制御手段
26の各間の通信路も矢印245, 247, 249 によりそれぞれ
象徴的に示しただけである。

【００１８】図２のブロック図は第２タイプのダイレク
トメモリアクセス（ＤＭＡ）構成を図１と同様な形態で
例示したものである。カーネルプロセッサ22、メモリ管
理兼制御ユニット26及びライン束28は図１と同様にＤＲ
ＡＭに接続する。しかし、ブロック36は図１のブロック
32とは異なる性質のアタッチ制御ユニットである。特
に、本発明のこの実施例では図１につき説明したような
４個並列の第１タイプのＤＭＡ転送部（並列の４個のユ
ニット32）と、図２に示したような並列アタッチメント
の４個の並列制御ユニット36とを組合わせることができ
る。図１に示す構造のものはバルク転送するバックグラ
ウドメモリ、即ち転送用の第１アドレスを供給した後
に、その転送が終了するまで他の全てのアドレスが連続
シーケンスを制定するような簡単なアドレス指定構造を
有する周辺装置に好適である。図２につき説明した第２
タイプのＤＭＡ転送は、連続アドレスのシーケンスが以
前実行されていたシーケンスにはない他のアドレスに味
方して頻繁に中断されるような、あまり構造化されてい
ないシーケンスの場合に好適である。最初の例は多数の
データ通信ラインを接続する単一の制御ユニットとす
る。特定例では、ブロックユニット36をＩＳＤＮ（総合
サービスデータ網）に用いて、交互にダイレクトメモリ
交換オペレーションを要求できる18個までの別個のデー
タ交換手段を取付ける。このような各ＤＭＡオペレーシ
ョンの転送範囲が第１タイプのＤＭＡ転送の場合よりも
狭いことが屡々ある。各チャネルでの様々な転送オペレ
ーションをマッピングするためのＩＳＤＮ標準規格は周
知である。ブロック36は図１のブロック32よりも精巧で
あり、第２タイプのＤＭＡ転送のアドレス及び長さ管理
は図１のコプロセッサ24におけるよりもむしろブロック
36により有利に成される。図２のコプロセッサ25は図１
のコプロセッサ24と同じ機構部を有しており、これらの
機構部には同一番号240, ----248を付してある。しか
し、コプロセッサ25には第１タイプのＤＭＡに対する設
備以外に、第２タイプのＤＭＡ転送に対する比較的簡単
な設備がある。第２タイプのＤＭＡには39，41のような
対を成すラインがある。ライン39に現れる要求信号はフ
リップフロップ256 をセットする。ブロック248 は素子
240,----246 に対して図１のブロック249 と同じ機能を
し、さらにこのブロック248 は起生した割込信号を検出
するためにフリップフロップ250,---256をインタロゲー
トする。割込信号が生じ、しかもその要求を受入れるこ
とができる場合にはフリップフロップがリセットされ、
例えばフリップフロップ256 の場合、これは肯定応答を
ライン41でアタッチ制御ユニット36に知らせる。関連す
る割込要求そのものはアタッチ制御ユニット36の固有の
インテリジェンスにより慣例の方法で処理される。素子
248 によるインタロゲーションは、慣例のラインを経て
一定の時間間隔又は優先駆動なしにラウンド−ロビンの
ようにして行うことができる。両タイプのＤＭＡは必要
に応じて混ぜ合わせることができる。即ち、制御素子24
0,----246, 250,----256にはデータ変換手段33, 37に持
たせる重要度に対応する同じインタロゲーション循環優
先度等を持たせることができる。

【００１９】編成についての説明 以下の発明の実施例につきさらに詳細に説明する。本例
ではＤＲＡＭインタフェースにより２バンクのダイナミ
ックメモリを（外部ロジックを必要とせずに）直接アタ
ッチすることができる。バンク選択ビットを使用するこ
とによりメモリバンクの数を８個まで増やすことができ
るが、これには何等かの外部ロジックを必要とし、コス
トがかかる。各バンクは最大64Ｍバイトとすることがで
き、この構成は16Ｍ^* １ＤＲＡＭを必要とする。

【００２０】バスは次のようなピンを備えている。 ＲＡＳ〔１：０〕．これらのピンはＤＲＡＭのＲＡＳ信
号に直接アタッチすることができる。２つのメモリバン
クをアタッチするために２つのＲＡＳピンを設ける。 ＣＡＳ〔７：０〕．これらのピンはＤＲＡＭのＣＡＳ信
号に直接接続することができる。８個のＣＡＳ信号は２
つのメモリバンクにバイトを選択させる。 ＯＥ〔１：０〕．これらのピンはＤＲＡＭのＯＥ信号に
直接接続することができる。２つのＯＥピンはダイナミ
ックメモリの２つのバンクをアタッチさせるために設け
る。 ＷＥ〔１：０〕．これらのピンはＤＲＡＭのＷＥ信号に
直接接続することができる。２つのＷＥピンはメモリの
２つのバンクをアタッチさせるために設ける。 Ｄ〔31：０〕．32ビットのデータバスをＤＲＡＭ入／出
力ピンに直接接続することができる。 Ｐ〔３：０〕．パリティビットはＤＲＡＭのパリティ用
の入／出力ピンに直接接続することができる。 Ｐ〔23：12〕, 〔Ａ11：０〕．アドレスピンはＤＲＡＭ
のアドレス入力に直接接続することができる。アドレス
ビット23：12はＢＡＮＫ１（又は他方の奇数バンク）に
対するものであり、アドレスビット11：０はＢＡＮＫ０
（又は他方の偶数バンク）に対するものである 256ｋ編
成の場合には下位の９個のアドレスビット（いずれのバ
ンクでも）だけが有効情報を含むことになる。１Ｍ編成
の場合には、下位の10個のアドレスビットだけが用いら
れる。４Ｍ編成の場合には、下位の11ビットが用いら
れ、16Ｍ編成の場合には全ビットが用いられる。使用す
べき編成はＤＲＡＭ制御レジスタにより決められる。 Ａ〔31：２９〕．これらのピンにおけるアドレスビット
は物理的アドレスのバンク選択ビットに反映され、これ
らは２つ以上のメモリバンクを区別するのに用いられ
る。これらのアドレスビットは復号化する必要があり、
ＲＡＳ，ＣＡＳ，ＯＥ及びＷＥ信号と共にスレーブとし
て作用する多くのバンクに対する信号を生成する。

【００２１】リセットの影響を受けないようにしたオン
チップ制御レジスタは「ウォーム」リセット時にそれら
の旧の値を保持し、「コールド」リセット時に不定値を
包含する。全レジスタにおける予約ビットはゼロとして
読まれ、これらレジスタへの書込みは行われていない。

【００２２】複数レジスタへの単一ビットのセッティン
グ及びリセッティングは読取−書込ソフトウェアにより
行われ、ソフトウェアはこれをカーネルプロセッサに適
切に定めたオペレーションで自動的に行う。オンチップ
メモリ位置（即ち、レジスタ、キャッシュ、変換索引バ
ッファ、全プロセッサ）への書込動作は遅延される。即
ち、書込命令に続く３つの命令のどれかの先行を読取る
場合、読取られる値がわからないから、先に進めること
ができない。そこで、慣例のパイプライン方式のような
技法が採られる。

【００２３】ＤＲＡＭ制御レジスタはＤＲＡＭバンクの
サイズ及びシステムに用いられるバンク数を特定化する
のに用いられる。ＤＲＡＭは仮想アドレスマッピングの
使用により連続的にルックされるように作ることができ
るが、プロセッサの用途が必ずしもＭＭＵを用いたり、
斯様なマッピングを備えているとは限らない。こうした
用途（コントローラタイプ）にとっては、連続する物理
的なＤＲＡＭアドレス空間を設ける必要がある。ＤＲＡ
Ｍ制御レジスタはＤＲＡＭのサイズとしてどの程度のも
のを期待するかをプロセッサに告げ、プロセッサは適当
なアドレスラインを駆動させることにより反応する。１
個以上のメモリバンクを用いる場合、いずれも同じサイ
ズのものとする。パリティ（パリティテスト、パリティ
イネーブル）はこのＤＲＡＭ制御レジスタにより制御さ
れる。ＤＲＡＭ制御レジスタは次のような情報を包含し
ている。

【００２４】

【表１】

【００２５】リフレッシュレジスタは（１つのライン
に）リフレッシュがどの程度の頻度で生成されるのかを
決定する計数値を包含している。２つのメモリバンクは
同時にリフレッシュされる。プロセッサはＲＡＳの前の
ＣＡＳでリフレッシュする。このようにすれば、他のバ
スマスタが同期を問題にすることなくリフレッシュを引
継ぐことができる。

【００２６】

【表２】

【００２７】リセット時にメモリリフレッシュがイネー
ブル状態となり、メモリサイズが16Ｍ（１バンク）に設
定され、パリティテストがディスエネーブルとなる（即
ち、ＤＲＡＭ制御レジスタに０がロードされる）。リフ
レッシュ制御レジスタには考慮すべき規格のリフレッシ
ュサイクル数と、10％の安全マージンとをたしたもの
（64リフレッシュサイクル／ｍｓ：Ｏ_X 230)をロードさ
せる。上記初期化はＤＲＡＭの実際のサイズがどんな大
きさであっても、それが正しくリフレッシュされるよう
に注意する。小さ目のメモリを用いる場合には、適当な
初期化が済むまでアドレス空間にホール（穴）を持たせ
るようにする。アドレスＯ_X 20000000−Ｏ_X 200007ＦＦ
はバンクの数又は基本システムに用いられるＤＲＡＭサ
イズがどんなであれ、それらのアドレスにアタッチされ
る連続するＤＲＡＭ位置を有する。これらのアドレスは
スタートアップデータを位置付けたり、積み重ねたりす
るのに用いることができる。プロセッサはＤＲＡＭイン
タフェース以外に、Ｉ／Ｏデバイスへのインタフェー
ス、ＤＭＡインタフェース及び他のマスタを制御できる
ようにするインタフェースも包含している。

【００２８】２つのタイプのＤＭＡインタフェースにつ
いての説明次のピンは第１タイプのＤＭＡに関連するも
のである。 ＤＭＡＲＥＱ〔７：４〕．これらのピンは４つのタイプ
の各ＤＭＡチャネルに対するＤＭＡ要求ピンである。割
込が表明されると、特定のＤＭＡＲＥＱピンにアタッチ
された制御レジスタに従ってＤＭＡ回路はＤＭＡデバイ
スから、又はそれにデータを転送する。

【００２９】好適例によれば、各タイプの１ＤＭＡチャ
ネルはそれにアタッチした１個の要求ピンと４個の制御
レジスタを有する。第１制御レジスタは読取るべきデー
タのアドレスを指定し、第２レジスタはデータをどこに
書込むべきかのアドレスを指定し、第３レジスタは転送
に必要なバイト数を指定し、これらのアドレスは転送量
（即ち各転送の大きさ（バイト単位））によって増減す
る。第４レジスタは一時データレジスタである。これら
４個のレジスタは全てライン束28でＤＲＡＭインタフェ
ースと通信する。割込要求がＤＭＡＲＥＱラインの１つ
に出されると、それはバスの他の競合者と調整される。
要求がサービスされると、プロセッサにおけるＤＭＡコ
ントローラは（このチャネルに関連する）「取出アドレ
ス」からの読取値をＤＭＡチャネルの一時データレジス
タに送出する。次に、このレジスタの内容は（同じくこ
のチャネルに関連する「先行アドレス」に書込まれる。
ユーザの観点からすると、これはアトミック性の作用で
ある。転送されるバイト数（最大４バイト）は上述した
第３レジスタにて指定される。長さはこの数だけ短くな
り、アドレスはこの数だけ増減する。長さカウンタが一
旦ゼロになると、対応する割込イネーブルビットがセッ
トされる場合にカーネルプロセッサへの割込が生成され
る。全タイプの１ＤＭＡ割込はＯＲＥＤである。どのチ
ャネルに割込が生じたかを求められるようにするため
に、割込ペンディングレジスタを用いる。これは図２に
示した別個のフリップフロップに相当する。ＤＭＡトラ
ンザクション中にエラーが生じた場合には、カーネルプ
ロセッサ22に知らせる割込信号を用いる。上記どの割込
状態（これらがイネーブルであろうが、なかろうが）が
生じても、チャネル制御レジスタのチャネルイネーブル
ビットは自動的にリセットされる。

【００３０】ＤＭＡ転送は基本的にはロードストアサン
クルであるから、使用されるアドレスは通常のアドレス
と同じように扱われる。これは仮想及び／又は物理ＤＭ
Ａのいずれでもそうである。即ち、関連するレジスタの
実際のアドレスが仮想アドレスであるのか、物理アドレ
スであるのかには無関係である。ＤＭＡを転送幅が異な
る２つのデバイス間で行う必要がある場合には、ＤＭＡ
チャネルコントローラでデータ（例えば語のバイト）の
組立て／分解に注意する必要がある。各チャネルに予約
される中間データレジスタはこの目的のために用いられ
る。これにより単一のＤＭＡトランザクションをバス上
で非アトミック性とすることができる。

【００３１】ＤＭＡ制御兼状態レジスタはソフトウェア
によりＤＭＡＲＥＱラインをセットする。この機構は任
意の２つのデバイス（これらは全く同一のデバイスとす
ることができる）間でブロックコピーするのに用いるこ
とができる。読取又は書込を望まずに、その代わり肯定
応答を望むタイプ１のデバイスは読取／書込デバイスか
らＤＭＡデバイスに肯定応答を生成する。

【００３２】ＤＭＡチャネル制御兼状態レジスタは或る
デバイスに各チャネルを別々にイネーブルにさせたり、
ディスエーブルにさせ、チャネルがバーストモードアク
セスを使用できるか、ＤＭＡを常にサイクルスチールに
用いて行う必要があるかどうかを指定する。或る所定の
チャネルに対してバーストモードでＤＭＡが可能となる
と、このＤＭＡデバイスは、それがＤＭＡＲＥＱ表面ラ
インを保持する限り、バスを「ホールド」できる。優先
順位の高い（リフレッシュを除く）他のバス競合者は、
上記ＤＭＡデバイスがそのアクセスを完了するまでは制
御されることはない。チャネルがバーストモードになら
ない場合、そのチャネルは循環サイクルで他のバス要求
者により競合される。当面のチャネルが最高優先度のバ
ス競合者のものである限り、このチャネルでの転送が許
可されるも、それよりも高い他の優先要求がくると、そ
れが処理されるようになる。

【００３３】次のピンは第２タイプのＤＭＡに関連する
ものである。 ＤＭＡＲＥＱ〔３：０〕．これらのピンはタイプ２のＤ
ＭＡデバイスに対するＤＭＡ要求ラインである。 ＤＭＡＡＣＫ〔３：０〕．これらのピンはタイプ２のＤ
ＭＡデバイス用のＤＭＡ肯定応答ピン（ＤＭＡＲＥＱ
〔３：０〕に対応）である。 ＭＡＳ．この信号はタイプ２のＤＭＡデバイスからのア
ドレスでクロックするのに用いられる。 ＭＤＳ．この信号はタイプ２のＤＭＡデバイスからのデ
ータの同期をとるためと、ＤＭＡデバイスがデータを受
信する用意にあることを知らせるのに用いられる。 ＭＲＤ／ＷＲＮ．この信号はタイプ２のＤＭＡデバイス
が読取を望んでいるのか、書込を希望しているのかどう
かを知らせるのに用いられる。 ＭＳＩＺＥ〔１：０〕．この信号は物理データバスサイ
ズとは異なるサイズのデータ転送を指示するためにタイ
プ２のＤＭＡデバイスにより用いられる。８ビットのデ
ータバスを用いる場合には、これらの信号は用いられな
い。16ビットのデータバスを用いる場合には、ＭＳＩＺ
Ｅ〔１〕はＬＤＳ(68000) のＵＤＳ，ＭＳＩＺＥ

〔０〕
の定義に従う。（24又は）32ビットのデータバスを用い
る場合には、ＭＳＩＺＥ〔１：０〕はＭＣ680 _X ０用の
サイズビットの定義に従う。この信号はタイプ２のＤＭ
Ａトランザクションの完了を知らせるのに用いられる。

【００３４】タイプ２のＤＭＡデバイスはＤＭＡＲＥＱ
を表明することによりそのアクセスを開始する。プロセ
ッサは対応するＤＭＡＡＣＫを表明することにより応答
して、他の全ての信号をトライステート(tri-state) に
する。ＤＭＡデバイスはＭＡＳを表明することによりプ
ロセッサにアドレス及び読取／書込信号を手渡すことが
できる。プロセッサはデータバスか、アドレスバスのい
ずれか（これはチャネル制御レジスタのビットにより決
定される）からのアドレスでクロックする。ＤＭＡ書込
転送ではＤＭＡデバイスはＭＤＳを表明することにより
プロセッサにデータを与える。読取時にＭＤＳはＤＭＡ
デバイスがデータを受信する用意にあることを指示す
る。トランザクションの方向に応じて、ラッチアドレス
は「読出し」又は「先行」アドレスレジスタに加えら
れ、（チャネル制御レジスタのビットに応じて）物理又
は仮想アドレスとして扱われる。ＤＭＡデバイスはアド
レスバスを表明する必要はない。つまり、データバスを
駆動させることができる（プロセッサはＤＭＡデバイス
により未だ駆動されていないビットを駆動し、且つ制御
レジスタにおける関連ビットがセットされる時にだけＤ
ＭＡデバイスが駆動するビットを駆動させる）。この
際、プロセッサはそれが（書込時に）データを入手する
際、又は（読取時に）データを入手する際にＭＲＤＹを
表明してデータを指定のアドレスに、又はそのアドレス
から転送する。ＤＭＡデバイスがバスを保持している場
合には、それはＤＭＡＲＥＱ表明ラインを保持する必要
がある。

【００３５】32ビットのタイプ２のＤＭＡは32ビットデ
バイスに、又はそのデバイスから転送できるだけであ
る。16ビットデバイスは半語アクセスを指示するデバイ
スに、又はそのデバイスから転送できる。プロセッサが
データラインＤ〔15：０〕のデータを期待する場合、こ
のプロセッサはラインＤ〔31：16〕のこのデータを複製
する。８ビットのＤＭＡデバイスはバイトアクセスでき
るデバイスに、又はそのデバイスから転送できる。プロ
セッサがＤ〔７：０〕のデータを期待する場合、このプ
ロセッサはＤ〔31：24〕，Ｄ〔23：16〕，Ｄ〔15：８〕
におけるデータを複製する。ＤＭＡデバイスが使用する
アドレス／データバスのサイズは制御レジスタで指定す
ることができる。両タイプのＤＭＡは「先行」アドレス
レジスタと、「取出」アドレスレジスタと、ＤＭＡデー
タレジスタ（タイプ１のものだけ）と、制御兼状態レジ
スタとを有している。チャネル（タイプ２に対してはｃ
＝０----３，タイプ１に対してはｃ＝４--７）ごとに次
のレジスタがある。

【００３６】

【表３】

【表４】

【００３７】

【表５】

【００３８】

【表６】

【００３９】

【表７】

【００４０】

【表８】

【００４１】

【表９】 ＤＭＡチャネル制御兼状態レジスタはリセット時に初期
化される。他のチャネルレジスタはリセット中には何の
影響も受けない。

【図面の簡単な説明】

【図１】第１タイプのダイレクトメモリアクセスをする
本発明によるコンピュータシステムの第１実施例を示す
ブロック図である。

【図２】第２タイプのダイレクトメモリアクセスをする
本発明によるコンピュータシステムの第２実施例を示す
ブロック図である。

【符号の説明】

20 中央プロセッサ 22 カーネルプロセッサ 24, 25 コプロセッサ 26 メモリ管理兼メモリ制御ユニット 28 バス 32 アタッチ制御ユニット 33′割込要求ライン 33 データ変換手段 34 ＤＲＡＭ 36 アタッチ制御ユニット 39, 41 信号ライン 240 〜246 レジスタ 245, 247, 249 通信路 250 〜256 フリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マチアス ヴェンド ドイツ連邦共和国 5102 ビュールゼーレ ン プファラー−トーメ−シュトラーセ ９ (72)発明者 マルセル ドミニカス ジャンセンス アメリカ合衆国 カリフォルニア州 94304 パロ アルト サンドヒル ロー ド407 1742

Claims (12)

【特許請求の範囲】
1. 【請求項１】 キャッシュ手段を有しているカーネルプ
   ロセッサ及びメモリ管理兼制御手段を有している単一チ
   ップの中央プロセッサと；データライン、アドレスライ
   ン、行アドレス選択手段（ＲＡＳ）、列アドレス選択手
   段（ＣＡＳ）、出力イネーブル手段及び書込手段を含む
   ライン束によって前記メモリ管理兼制御手段に物理的に
   アタッチさせたダイナミックＲＡＭメモリと；種々のデ
   ータ交換手段(33)のアタッチメントを許可するためのア
   タッチ制御手段(132) ；とを具えているコンピュータシ
   ステムにおいて、前記アタッチ制御手段(32)を前記中央
   プロセッサの外部に設け、該アタッチ制御手段も前記ラ
   イン束により前記ダイナミックＲＡＭメモリに並列に接
   続し、前記中央プロセッサが前記カーネルプロセッサ以
   外にコプロセッサも具え、該コプロセッサが複数の第１
   タイプのダイレクトメモリアクセス制御素子を含み、こ
   れらの各制御素子における各アドレス／長さ記憶部によ
   り前記ＲＡＭメモリと、関連する各データ交換手段との
   間の第１タイプのダイレクトメモリアクセスを前記デー
   タ交換手段に関連するアタッチ制御手段を介して各制御
   素子ごとに適応させることを特徴とするコンピュータシ
   ステム。
2. 【請求項２】 前記各データ交換手段が、データアイテ
   ム転送用の各第１要求信号を転送するために、関連する
   メモリアクセス制御素子への各要求ワイヤを有し、且つ
   前記中央プロセッサがエミュレーティング手段を有し、
   該段がいずれかの最初の要求にエミュレートして、各ラ
   イン束のアドレスによって表わされるような関連する第
   １肯定応答を受信するようにしたことを特徴とする請求
   項１に記載のコンピュータシステム。
3. 【請求項３】 前記制御素子が前記データ交換手段のい
   ずれかにより生成されて前記ライン束を介して転送され
   る仮想Ｉ／Ｏアドレスを受信するようにし、且つ前記メ
   モリ管理兼制御手段が前記カーネルプロセッサ並びに前
   記コプロセッサからの仮想Ｉ／Ｏアドレスの受信を調整
   して、ライン束で転送できる実アドレスに変換すること
   を特徴とする請求項１又は２に記載のコンピュータシス
   テム。
4. 【請求項４】 前記コプロセッサが第２の複数個のハン
   ドシェーク制御素子を具え、これらの各制御素子により
   中央プロセッサの外部にある関連する他のアタッチ制御
   手段における各第２のダイレクトメモリアクセス制御素
   子にハンドシェークさせ、他の各アタッチデータ交換手
   段に対する斯様な他の各アタッチ制御手段が前記第２の
   制御素子毎に前記カーネルプロセッサによる支援なし
   に、前記ＲＡＭメモリと前記関連する他のデータ交換手
   段との間の第２タイプのダイレクトメモリアクセスを適
   合させるようにしたことを特徴とする請求項１，２又は
   ３のいずれか一項に記載のコンピュータシステム。
5. 【請求項５】 前記ハンドシェーク制御素子の各々が、
   それぞれバイワイヤの専用インタフェースを有すること
   を特徴とする請求項４に記載のコンピュータシステム。
6. 【請求項６】 前記カーネルプロセッサが、前記ライン
   束によって供給されるアテンション／完了割込を受信す
   る受信手段も有することを特徴とする請求項４又は５に
   記載のコンピュータシステム。
7. 【請求項７】 前記カーネルプロセッサ並びに前記第２
   ダイレクトメモリ制御素子のいずれもが前記メモリ管理
   兼制御手段への仮想メモリアドレスを生成して、これら
   のアドレスをライン束で移送できる実アドレスに変換で
   きるようにしたことを特徴とする請求項４，５又は６の
   いずれか一項に記載のコンピュータシステム。
8. 【請求項８】 前記仮想アドレスの長さを実際の列アド
   レスの長さの少なくとも２倍とし、前記仮想アドレスに
   割当てられるライン束のアドレスワイヤの第１と第２の
   専用部分における前記アドレスをアドレスシフト手段に
   よりバンクモードでデマルチプレックスすることを特徴
   とする請求項２又は７に記載のコンピュータシステム。
9. 【請求項９】 前記中央プロセッサが、前記第１のダイ
   レクトメモリアクセス制御素子の各々及び前記第２の複
   数のハンドシェーク制御素子の各々にそれぞれ関連する
   ような第３の複数の転送要求受信手段を有することを特
   徴とする請求項１〜８のいずれか一項に記載のコンピュ
   ータシステム。
10. 【請求項１０】 前記メモリ管理兼制御手段が前記ライ
    ン束に対して、少なくとも１個の優先度、パリティ及び
    シフティング制御／実行手段も有することを特徴とする
    請求項１〜７のいずれか一項に記載のコンピュータシス
    テム。
11. 【請求項１１】 請求項１〜９のいずれか一項に記載の
    コンピュータシステムに使用する統合単一チップ中央プ
    ロセッサ。
12. 【請求項１２】 前記第１ダイレクトメモリアクセス制
    御素子を少なくとも４個とし、且つオフチップの各第２
    ダイレクトメモリアクセス制御素子に関連する前記ハン
    ドシェーク制御素子を少なくとも４個とすることを特徴
    とする請求項11に記載の統合単一チップ中央プロセッ
    サ。