JPH01161465A - バス・インタフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はバス・インタフェースに関するものである。

［従来の技術］ 第４図は従来のシステム・バスを使用した電子計”ｘｉ
システムの構成を示すブロック図で、図において（１）
はｃｐｕ、（２）は主記憶装置、（３ｂ）はシステム・
バス、（４ａ）、　（４ｂ）はそれぞれチャネルである
。

第４図に示す従来の電子計算機システムでは、ＣＰＵ（
１）、主記憶装置（２）、チャネル（４ａ）、　（４ｂ
）が共通のシステム・バス（３ｂ）に接続され、これら
の装置に入出力する信号はすべて、システム・バス（３
ｂ）を介して入出力される。システム・バス（３ｂ）は
データを伝送するデータ・バス、そのデータを格納する
アドレスを伝送するアドレス・バス、および制御信号を
伝送する制御バスに分けられるが、設計によっては同一
のバスを時分割でアドレス・バス及びデータ・バスとし
て使用する場合もある。第４図に示す従来の電子計算機
システムでは、システム・バス（３ｂ）中のデータ・バ
スは、通常４バイト（３２ビツト）幅のデータを伝送す
るように構成されていた。この程度の伝送速度のバスを
この明細書では中速バスということにする。

また近年においては、ＣＰ　Ｕ　（１）と主記憶装置（
２）との間のデータ転送速度を向上させるため、ＣＰ　
Ｕ　（１）と主記憶装置（２）とは８バイト（６４ビツ
ト）のデータを並列に入力できるようにし、この間を接
続するバスに８バイトのデータが伝送できるバス（この
明細書では高速バスという）を用いるようになっている
。

［発明が解決しようとする問題点１ 以上のようにＣＰＵと主記憶装置との間に高速バスい用
いれば、この間のデータ転送を高速に行うことができる
が、この場合には従来のチャネルをそのまま高速バスに
接続することができないので、各チャネルも高速バスに
接続できるように改造する必要があるという問題点があ
った。

この発明はかかる問題点を解決するためになされたもの
で、従来のチャネルをそのまま使用して、ＣＰＵと主記
憶装置との間に高速バスを用いて、この間のデータ転送
速度を向上させることができ、るバス・インタフェース
を提供することを目的としている。

［問題点を解決するための手段］ この発明にかかるバス・インタフェースは、高速バスと
中速バスとの間にアダプタ装置を置き、このアダプタ装
置にはデータを一時記憶するデータバッファを各チャネ
ルに対応して設け、このデータバッファ内で４バイトの
データと８バイトのデータとの相互変換を行うこととし
たものである。

［作用） この発明においては、各チャネルから中速バスに出力さ
れる４バイトのデータはアダプタ装置により８バイトの
データに変換されて高速バスに出力でき、同様に主記憶
装置から高速バスへ出力される８バイトのデータはアダ
プタ装置により４バイトのデータに変換されて中速バス
に出力できるので、チャネルを改造する必要なく、ＣＰ
Ｕと主記憶装置との間のデータ転送速度を向上させるこ
とができる。

［実施例］ 以下、この発明の実施例を図について説明する。

第１図はこの発明の一実施例を示すブロック図で、図に
おいて第４図と同一符号は同−又は相当部分を示し、（
３ａ）は高速バス、（５）はアダプタ装置である。高速
バス（３ａ）には８バイトのデータを同時に伝送できる
データ・バスが含まれており、中速バス（３ｂ）には４
バイトのデータを同時に伝送できるデータ・バスが含ま
れていて、また高速バス（３ａ）、中速バス（３ｂ）と
もにデータ・バスの他にアドレス・バスや制御バスが含
まれていることは上述のとおりである。

また、説明の便宜のためにバスのデータ伝送容量につい
て、４バイト、８バイトの数値例を用いるが、一般的に
はｎバイト（ｎは任意の正の整数）とｍ−ｎバイト（ｍ
は２以上の正の整数）であり、上記数値例ではｎ＝４．
ｍ＝２としている。

第２ｙ！Ｕは、第１図のアダプタ装置（５）の内部構成
を示すブロック図で、第１図と同一符号は同一部分を示
し、（２１）はリクエスト・バッファ（以下ＲＱＢＦと
いう）、（２２）はデータ・レジスタ、（２３）はセレ
クタ、（２４）はデータ・バッファ、（２５）はメモリ
バス・トランスミッタ・レジスタ（以下、ＭＴＲという
”）　、　（２６）はシステムバス・トタンスミツタ・
レジスタ（以下ＳＴＲという）、（２７）はメモリバス
・レシーブ・レジスタ（以下ＭＲＲという）である。

また第３図は、第２図のデータ・バッファ（２４）の構
成例を示すブロック図であり、図において第２図と同一
符号は同一部分を示す。第３図の例では、中速バス（３
ｂ）に接続されるチャネル数は１６チヤネルで、この各
チャネルに対し、それぞれ各データ・バッファ（２４）
が設けられており、データ・バッファ（２４）へのデー
タの読み出しや書き込みは、ＷＥ（ライト・イネーブル
）、ＷＡ（ライト・アドレス）、ＲＡ（リード・アドレ
ス）、ＣＬＫ（クロック）等の各信号によって行われる
ものである。

次に、この発明によるアダプタ装置（５）の動作につい
て説明する。チャネル（４）から主記憶装置（２）にデ
ータを書き込む場合、チャネル（４）は中速バス（３ｂ
）上に、書き込むべきデータ、そのデータを書き込むメ
モリ・アドレス（ＭＡ）、インデックス（ＩＤ）、書き
込み要求、その他の必要な制御信号を出力する。中速バ
ス（３ｂ）上に出力されたこれらの制御信号はＲＱＢ（
２１）に−時記憶され、記憶された信号のうちデータだ
けがデータ・レジスタ〈２２）に入る。このときセレク
タ（２３）はデータ・レジスタ（２２）からのデータを
データ・バッファ（２４）に接続しており、データ・レ
ジスタフ２２）からのデータはデータ・バッファ（２４
）の当該チャネル（４）に対応するメモリ領域に書き込
まれる。但しデータ・レジスタ（２２）のビット幅は４
バイトで、データ・バッファ（２４〉のビット幅は８バ
イトであり、かつチャネル（４）は４バイトストアを行
う場合と、２バイトストアを行う場合とがあるので、デ
ータ・レジスタ＜２２〉のデータをデータ・バッファ（
２４）のどの領域に書き込むかはセレクタ（２３）によ
って切り換えることとしており、各チャネルに対応する
データ・バッファ（２４）は４領域に区分されており、
１回の書き込みでこの４領域のうち２領域ずつ又は１領
域ずつの書き込みが行われる。

次に、当該チャネルに対応するデータ・バッファ（２４
）の４領域全部への書き込みが終了すると、これが８バ
イトのデータにパックされてＭＴＲ（２５）を経て高速
バス（３ａ）へ出力され、同時に高速バス（３ａ）に対
し主記憶装置（２）への書き込み要求が出力され、この
データが主記憶袋Ｗ（２）へ書き込まれ蓄積される。

各チャネル（４）は中速バス（３ｂ）に対し書き込み要
求を出した後、アダプタ装置（５）からのアクノリッジ
を待っている。アダプタ装置（５）は高速バス（３ａ）
へ上記書き込み要求を出した後、当該チャネルにアクノ
リッジを出し、当該チャネルはこのアクノリッジを受け
て書き込み要求が完了したことを了解する。

また当該チャネルに対応するデータ・バッファ（２４）
の４領域全部にデータが書き込まれたか否かは、４バイ
トずつの２回の書き込みがあったかどうかにより判断し
、この書き込みがあったと判断した後、高速バス（３ａ
）に対し主記憶装置（２）への書き込み要求を出力して
いる。但し、各チャネル（４）からは２バイトだけ或は
４バイトだけのデータを主記憶袋ｆ（２）に書き込む場
合があり、この場合は上記４領域のうち書き込むべき領
域だけにライトマーカを入れておいて、このライトマー
カのある領域だけを主記憶装置（２）に書き込む。

このような場合には上記のようなデータ・バッファ（２
４）への４バイトずつ２回の書き込みは行われないので
、各チャネル（４）に備えられたタイマにより、チャネ
ル（４）からの書き込み要求があった後で、所定の時間
が経過した後、４領域にデータが書き込まれたか否かに
は関係なく、高速バス（３ａ）に対して主記憶装置（２
）への書き込み要求を出すように制御する。

またデータ・バッファ（２４）内に未だデータが残って
いて、主記憶装置（２）に書き込まれてないときに、デ
ータ・バッファ（２４）の、そのアドレスに対しての読
み出し要求がきたときには、このデータを強制的に主記
憶装置（２）に書き込むよう制御する。

尚これらの説明は、中速バス（３ｂ）側から高速バス（
３ａ〉側へのデータ伝送について説明しているが、高速
バス（３ａ）から中速バス（３ｂ）側へのデータ伝送の
場合、データは高速バス（３ａ）→Ｍ　ＲＲ（２７）→
セレクタ（２３）→データ・バッファ（２４）→５ＴＲ
（２６）→中速バス（３ｂ）の経路を経て伝送され、デ
ータ・バッファ〈２４）の書き込み、読み出しは、これ
に従って行われることになる。

［発明の効果］ この発明は以上説明したとおり、各チャネルから中速バ
スに出力される４バイトのデータはアダプタ装置により
８バイトのデータに変換されて高速バスに出力でき、同
様に主記憶装置から高速バスへ出力される８バイトのデ
ータはアダプタ装置により４バイトのデータに変換され
て中速バスに出力できるので、チャネルを改造する必要
なく、ＣＰＵと主記憶装置との間のデータ転送速度を向
上させることができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明によるアダプタ装置の内部構成を示すブロッ
ク図、第３図はデータ・バッファの構成例を示すブロッ
ク図、第４図は従来例を示すブロック図。 （１）はＣＰＵ、（２）は主記憶装置、（３ａ）は高速
バス、（３ｂ）は中速バス、（４ａ）、　（４ｂ）はそ
れぞれチャネル、（５）はアダプタ装置、（２１）はリ
クエスト・バッファ、（２２）はデータ・レジスタ、（
２３）はセレクタ、（２４）はデータ・バッファ、（２
５）はメモリバス・トランスミッタ・レジスタ、（２６
）はシステムバス・トタンスミツタ・レジスタ、（２７
）はメモリバス・レシーブ・レジスタ。 なお、各図中同一符号は同−又は相当部分を示すものと
する。

Claims (1)

1. 【特許請求の範囲】 複数のチャネルが接続されｎ（ｎは正の整数）バイトの
   幅のデータを並列に転送するように構成された中速バス
   と、主記憶装置が接続されｎバイトのｍ倍（ｍは２以上
   の正の整数）の幅のデータを並列に転送するように構成
   された高速バスとの間に設けられるバス・インタフェー
   スであって、当該チャネルへ入出力するデータを一時記
   憶するデータ・バッファと、 このデータ・バッファへ上記中速バスから入力するデー
   タが、そのインデックス及びメモリアドレスと共に一時
   記憶されるリクエスト・バッファと、 上記データ・バッファへ上記高速バスから入力するデー
   タが一時記憶されるメモリバス・レシーブ・レジスタと
   、 上記リクエスト・バッファのデータ部のデータと上記メ
   モリバス・レシーブ・レジスタのデータとを切り換えて
   上記データ・バッファに入力するセレクタと、 上記データ・バッファのデータをｎｍバイトのデータに
   パックして上記高速バスに出力するとき当該データが一
   時記憶されるメモリバス・トランスミッタ・レジスタと
   、 上記データ・バッファのデータをｎバイトのデータにア
   ンパックして上記中速バスに出力するとき当該データが
   一時記憶されるシステムバス・トランスミッタ・レジス
   タと、 上記データ・バッファに対し上記中速バスからｍ回の書
   き込みを行う毎にこの書き込んだデータを主記憶装置へ
   書き込むよう上記高速バスへ書き込み要求を出力する手
   段とを備えたバス・インタフェース。