JPS63100572A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の利用分野］ 本発明は、プログラム制御のデジタル計算機、特にベク
トル演算を高速で実行するのに好適なディジタル計算機
（以下これをベクトルプロセッサとよぶ）に関する。

［従来技術］ 科学技術計算に頻繁に現れる大形行列計算などの高速処
理用にベクトルプロセッサが考案されている。

特に、複数個のパイプライン演算器の高速性を有効に発
揮し、演算データの転送能力を向上させるため、ベクト
ル・レジスタとチエイニング機能を有するベクトルプロ
セッサが提案されている（米国特許４１２８８８０号）
。

Ａ、従来の装置ではチエイニングについて次の問題点が
ある。このことをベクトル演算の簡単な例を挙げて説明
する。

ＦＯＲＴＲＡＮ文 ＤＯ１０Ｉ＝１．Ｌ １０Ｙ　（Ｉ）＝Ａ　（Ｉ）＋Ｂ　（Ｉ）＊Ｃ（Ｉ）こ
の処理を、ベクトル命令の形に表現すると１　、　Ｖｅ
ｃｔｏｒ　Ｌｏａｄ　　　　　　　　ＶＲＯ４−Ａ２　
、　Ｖｅｃｔｏｒ　Ｌｏａｄ　　　　　　　　Ｖ　Ｒ１
←Ｂ３　、　Ｖｅｃｔｏｒ　Ｌｏａｄ　　　　　　　　
ＶＲ２←Ｃ４、Ｖｅｃｔｏｒ　Ｍｕｌｔｉｐｌｙ　　　
　　Ｖ　Ｒ３←ＶＲ１＊ＶＲ２ ４、Ｖｅｃｔｏｒ　Ａｄｄ　　　　　　　　ＶＲ４←Ｖ
Ｒ０＋ＶＲ３ ４、Ｖｅｃｔｏｒ　５ｔｏｒｅ　　　　　　　　Ｖ　Ｒ
４←ＹここでＶＲｉはｉ番目のベクトルレジスタを表わ
す。各ベクトル命令は、演算、データ転送を、エレメン
トＬ個分、繰り返して実行する。

上側では、最終結果を求める前の中間結果であるベクト
ルＢとＣの乗算結果をベクトルレジスタＶＲ３へ一時的
に格納して、これとベクトルＡとの加算結果Ｙのみを主
記憶にしている。−殻内に、ベクトルレジスタを備える
ベクトルプロセッサでは、演算の中間結果のベクトルを
一時的にベクトルＶＲＩへ格納し、最終結果ベクトルの
みを主記憶装置ヘスドアする。これにより、実質的に主
記憶装置との間のデータ転送回数が減少する。したがっ
てベクトルレジスタの書込み読出し動作を高速化すれば
、これに比べ主記憶装置のアクセス能力を比較的に低く
ても、演算に必要なデータ転送能力を十分確保すること
が可能である。

ところで、上側の第４と５のベクトル命令に着目してみ
ると、先行命令４の乗算結果を格納するベクトルレジス
タＶＲ３は、後続のベクトル加算命令５のオペランドを
読出すべきベクトルレジスタにもなっている。もし、第
４のベクトル乗算命令により、Ｌ個の結果が全てベクト
ルレジスタＶＲ３へ書込れるまで待って、後続のベクト
ル加算命令５を起動するように制御すれば、複数の演算
器（例えば乗算器と加算器）を並列に動作させたことに
ならず、処理時間は延びる。このように、先行するベク
トル命令の演算結果あるいはフェッチ・ベクトルデータ
を格納するベクトルレジスタを、後続のベクトル命令が
オペランドとして続出するために生じる待ち状態は、上
側のベクトル命令の２または３と４の間、１と５の間、
５と６の間にも存在している。この待ちを減少するのが
チエイニング機能である。従来技術ではチエイニング動
作として、先行のベクトル命令で得られる演算結果をた
とえば、ベクトルレジスタＶＲ工へ書込むと同時に、即
時に後続のベクトル命令のオペランドとして演算器へ転
送している。チエイニングが可能ならば、先行ベクトル
命令の最終エレメント演算終了まで待ちことなく、先行
ベクトル命令の最初のエレメントの演算結果が出力され
るとともに後続ベクトル命令を起動することができる。

これにより、多項形のベクトル計算においても、複数の
演算器を並列に動作させ、演算の並列性を高めて高速処
理を行なうことができる。

しかし、従来技術でのチエイニングでは、先行ベクトル
命令の演算結果ベクトルあるいはフェッチ・ベクトルデ
ータの最初の要素があるベクトルレジスタへ書込まれる
時刻に完全に同期して、後続ベクトル命令のための当該
ベクトルレジスタの読出しを開始していた。そこで命令
起動時に、その命令のオペランドを読出すべきベクトル
レジスタが先行命令により書込みのために用いられるか
の判定をしてこの判゛定が肯定的のときには上述のチエ
イニングの可否を判定する。チエイニングが可能ならそ
の命令が起動されるが、不可能ならばその命令は、該先
行命令による全エレメントの書込みが終了して、そのベ
クトルレジスタが解放されるまで起動を待たされる。チ
エイニグ可能な命令の起動は、先行ベクトル命令の演算
結果あるいはフェッチ・データの第１番目のエレメント
がそのベクトルレジスタへ到着する時点で行なわれる。

これはチエイン・スロット・タイムと呼ぶことがある。

したがって、このチエイン・スロット・タイムの時刻で
、以後全エレメントについて、先行命令の書込みが後続
命令の読出しと完全に同期できると予測できるときにの
み、チエイニング可能と判定する。

したがって、従来のチエイニングには次の二つの制約が
ある。

（１）第１エレメントの書込み時（即ち、チエイン・ス
ロット・タイム）以後に解読されたベクトル命令は、そ
の解読時点がチエイン・スロット・タイムをすぎている
ので、チエイニング不可能と判定され、後続命令の起動
は先行命令による書込みが全て終了するもで待たされる
６例えば、上記例でベクトル命令４と５の間に他の複数
のベクトル命令が存在し、そのため命令５の解読時刻が
命令４のチエイン・スロット・タイムを経過してしまう
場合には、ベクトルレジスタＶＲ３のチエイニングは不
可能となり、ベクトル命令４の実行が完全に終了するま
で命令５の開始は待たされ、結局処理時間は延びる。

（２）さらに演算の多くは、２つのベクトルオペランド
を演算して１つの結果を出力する形であるから、この読
出すべき２つのオペランドをそれぞれ格納する二つのベ
クトルレジスタがともに、各々先行命令による書込み中
であるとき、これら両方をチエイニングして同一演算器
へ入力するためには、両オペランドの対応するエレメン
トが全て同一時刻に両Ｖレジスタへ書込まれることが保
証されなければならない。例えば上側でベクトル命令１
による主記憶装置５からのフェッチ・ベクトルデータの
ベクトルレジスタＶＲＯへの到着と、ベクトル命令４の
乗算結果ベクトルのベクトルレジスタＶＲ３への到着が
全エレメント対について同期することが、ベクトル命令
５の解読時に予測されうるならば、チエイニング可能と
判定され即時起動される。

したがって、両ベクトルデータの連続する要素が１サイ
クルピツチで連続してベクトルレジスタに到達するとと
もに、両ベクトルデータのチエインスロットタイムが同
一でなければならない。

しかし、−勢的に主記憶装置からのデータのフェッチは
、複数のメモリアクセスのバンク競合や、チャネル動作
の介入により、データ転送が間けっ的にあることがある
。このため、策行する命令により得られるフェッチ・ベ
クトルデータを後続の命令がチエイニングにより利用で
きる頻度は低い。

また、二つのベクトルデータのチエイン・スロット・タ
イムの一致は偶然にしかおこりえないのが実情である。

したがって、従来のベクトルプロセッサでは、チエイニ
ングが実行しえる頻度が小さい。

［発明の目的］ 本発明の目的は、ベクトルレジスタへのベクトルデータ
の書込みを行う先の命令の実行と並行してその書込まれ
たベクトルデータを読出す後の命令をその命令と並行し
て実行させる動作（チエイニング）を先の命令の実行開
始時期と無関係に開始できるデータ処理装置を提供する
ことにある。

さらに、本発明の目的は、ベクトルデータが先の命令に
より間欠的にベクトルレジスタに書き込まれる場合にお
いても、上記後の命令を、先の命令の実行開始時期に無
関係に、先の命令の実行と並行して実行開始できるデー
タ処理装置を提供することにある。

［発明の実施例］ 以下、本発明を実施例を参照にして詳細に説明する。

■　概略装置構成 第１図において主記憶制御ユニットＵ１は命令読出しユ
ニットＵ２、メモリ・リクエスタＵ１０゜ｔＪｌｌから
のメモリ要求（ベクトルデータの読出しまたは格納およ
びベクトル命令の読出し）に応じて所定の動作を行なう
。

命令読出しユニットＵ２は、主記憶制御ユニットＵ１に
対し、信号線Ｑ１で命令読出し要求を、信号線Ｑ２で命
令アドレスを送出する。主記憶制御ユニットＵ１はこれ
に応答して、この命令アドレスで指定される複数の命令
を読出し、読出した命令を信号線Ω３にそれが有効であ
ることを示す信号を信号線Ｑ４に乗せて返す。

命令読出しユニットＵ２は、読出された命令を命令バッ
ファ（図示せず）に入れ、これらの命令を一つづつ命令
制御ユニットＵ３に送る。信号線ｆ１６には命令が、信
号線Ｑ５には命令有効信号がのせられる。命令読出しユ
ニットＵ２は、命令制御ユニットＵ３から信号線Ｑ７に
よって、命令送出の停止が要求されない限り、次々と命
令を読出しては、命令制御ユニットＵ３に送りこむ。

命令制御ユニットＵ３は、命令を解読し、命令に応じて
、メモリ・リクエスタＵＩＯ，Ｕｌｌ。

ベクトルレジスタユニットＵ４、演算器Ｕ２０゜Ｕ２１
に起動信号化を送出する。

■　概略動作 （ｉ）命令実行起動 命令制御ユニットＵ３が命令実行を起動するときには、
信号線Ｑｌｌ〜ｆｉ１４に必要なデータをセットし、起
動信号線Ω１０にセットし、メモリ惨リクエスタＵＩＯ
，ＵｌｌとベクトルレジスタユニットＵ４、または、演
算器Ｕ２０．Ｕ２１とベクトルレジスタユニットＵ４に
起動をかける。

ここで、命令起動の条件は、必要なメモリ・リクエスタ
０１０又はｔＴｌｌまたは演算器Ｕ２０又はＵ２１２が
現在使用中でなく、かつベクトルレジスタユニットＵ４
内にあるベクトルレジスタ■Ｒの内、命令に必要なレジ
スタが使用できる状態にあるということである。

ここで、あるベクトルレジスタが使用可能か否かは、後
述するようにそのベクトルレジスタが現在使用中か否か
とは異なる。使用中でなくても、使用できないベクトル
レジスタもあり、使用中にもかかわらず使用可能なもの
もある。

起動条件が満たされていない命令は、起動待ち命令列に
登録し、その後、起動条件を満す命令が解読されたとき
、この解読された命令を先に起動する。

信号線Ｑ１１は、実行すべき命令の演算の種類、たとえ
ば、加算２乗算、ベクトル読出し、ベクトル書込み等を
指定する命令コードを送出する。

信号、ｌ１ＱＬ２は、命令が使用するレジスタ２号を指
定する。ここでは、各命令はレジスタを最大３つ指定可
能とする。本実施例では、ベクトルレジスタユニットＵ
４に８つのベクトルレジスタＶＲｏ−ＶＲ，が設けられ
、同数のベクトルアドレスレジスタＵ５、ベクトルアド
レス増分レジスタＵ６がメモリ・リクエスタ０．１に接
続されている。これらのベクトルレジスタ、ベクトルア
ドレスレジスタ、ベクトルアドレス増分レジスタにはそ
れぞれ番号０〜７，８〜１５．１６〜２３があらかじめ
割りあてられている。

信号線Ｒ１３は、起動するメモリ・リクエスタまたは演
算器の番号を指定する。ここでは信号線ｆｌ１３は３本
で、１本はメモリ・リクエスタを指定、１本は演算器を
指定、もう１本は命令が使用するメモリ・リクエスタ又
は演算器のいずれかの番号を指定する。メモリ・リクエ
スタ又は演算器の数はそれぞれ二つなので、これらの番
号を指定する線は一本でよい。

色信号ｆｉ１４は処理すべきベクトル要素数を指定する
。

メモリ・リクエスタＵＩＯ，Ｕｌｌ、ベクトルレジスタ
ユニットＵ４、演算器Ｕ２０．Ｕ２１は線Ｑ１０上の起
動信号に応答して次の動作を行う。

（ｎ）主記憶からのベクトルデータの読出しこのための
令命の実行が線Ｒ１１上の命令コードにより指定される
と、たとえばメモリ・リクエスタＵＩＯは、信号線１１
２で指定される第２゜第３のレジスタ番号に従って、ベ
クトルアドレスレジスタＵ５およびベクトルアドレス増
分レジスタＵ６の各々の一つを選択してベクトルアドレ
スおよびその増分を内部にセットする。メモリ・リクエ
スタ０１０は読出しコマンドと、ベクトルアドレスとア
ドレス有効信号とをそれぞれ信号線Ｑ２０、Ｒ２１，Ｒ
２３を介して主記憶制御ユニットＵ１に送る。主記憶制
御ユニットＵ１はこのベクトルアドレスで指定されるベ
クトル要素データを主記憶（ここでは示されていない）
から読出しで、そのデータＦＤと、データ有効信号とを
それぞれ信号線Ｑ２４．Ｑ２５を介してメモリ・リクエ
スタＵＩＯに戻す。メモリ・リクエスタＵＩＯは、この
データとデータ有効信号をそれぞれ信号線１２２９．　
Ｒ３０にのせて、ベクトルレジスタユニットＵ４に送出
する。ベクトルレジスタユニットｔＪ４では、信号線Ｑ
１２により指定された第１のレジスタ番号のベクトルレ
ジスタに線Ｑ、２９から入力されたベクトル要素データ
を格納する。メモリ・リクエスタＵＩＯはセットしたベ
クトルアドレス増分値に基づきベクトルアドレスを更新
し、更新後のアドレスに基づき、次のベクトル要素デー
タを同様に読出す。この動作は信号ｆｉｌｌｌ１４で指
定されたベクトル要素数だけ繰返される。メモリ・リク
エスタＵＩＯは最終ベクトル要素アドレスを主記憶制御
ユニットＵ１に送出するときに、線Ｑ３２に最終ベクト
ルデータ信号を送出する。

主記憶制御ユニットＵ１は最終ベクトル要素を出力する
ときに線８３３にこの信号を送出する。メモリ・リクエ
スタｔＪ１０は、最終のベクトル要素のデータ有効信号
の送出と同時に、信号線Ｑ２６に最終ベクトルデータ信
号をのせる。この信号は、命令制御ユニットＵ３に送ら
れて、このメモリ・リクエスタＵＩＯが空いたことを知
らせるとともに、ベクトルレジスタユニットＵ４にも送
られ、ベクトルレジスタ書込みの終了制御にも使用され
る。ベクトルレジスタの書込み終了は、信号線Ｑ１５を
経て、ベクトルレジスタユニットＵ４から命令制御ユニ
ットＵ３にも知られる。

（ｉｉｉ）主記憶へのベクトルデータの格納主記憶への
ベクトルデータの格納の命令が実行される場合も、ベク
トルアドレス、その増分は（…）と同様にメモリ・リク
エスタＵＩＯにセットされる。

格納の場合には、ベクトルレジスタユニットＵ４にて信
号線Ｑ１２で指示される番号のベクトルレジスタから次
々とベクトルデータがよみ出され、信号１ｉＡＱ２７に
乗せられるとともに、データ有効信号が線Ｑ２Ｂに乗せ
られて、たとえばメモリ・リクエスタＵＩＯに送られる
。メモリ・リクエスタＵ１０はこれらにさらにベクトル
アドレスを付し、書込みコマンド、ベクトルアドレス、
ベクトル要素データ、データ有効信号をそれぞれ信号線
Ｑ２０．Ｑ２１．Ｑ２２．　Ｒ２３にのせて主記憶制御
ユニットＵ１に送る。送るべきベクトルデータ要素が最
終要素のときにはさらに、線Ｑ３２に最終ベクトルデー
タ信号を送出する。主記憶制御ユニットＵ１はさらに主
記憶への格納を制御する。

必要な数のベクトル要素の送出がベクトルレジスタユニ
ットＵ４から行なわれると、最終ベクトルデータ信号が
信号線立３１を経てメモリ・リクエスタＵ１０に送られ
、メモリ・リクエスタＵＩＯは、（ｎ）の場合と同様、
信号線Ｑ２６にそれをのせて、命令制御ユニットＵ３に
知らせる。

（ｉｖ）ベクトル演算 ベクトル演算命令実行のために演算Ｕ２０またはＲ２１
（ここではＲ２０とする）とベクトルレジスタユニット
Ｕ４に起動がかかったときには、これらは次のように動
作する。なお、ここでは各演算器は種々の命令が必要と
する複数種類の演算を実行可能とする。

ベクトルレジスタユニットＵ４は、信号線Ｑ１２で指定
される一般には二つのレジスタ番号のベクトルレジスタ
から最初の要素データを読出し、それぞれのデータ信号
線０４１．ｆ１４２にのせ、データ有効信号を信号！Ｒ
４３にのせて、演算器Ｕ２０に送る。演算器ｔＪ２０で
は２組のベクトル要素データを線Ｉ２１１上のｏＰコー
ドに従い演算後、その結果と、データ有効信号をそれぞ
れ信号線！１４５，１４６に乗せて、ベクトルレジスタ
ユニットＵ４に送り返す。ベクトルレジスタユニットＵ
４では、信号線Ｑ１２で指定される信号のベクトルレジ
スタに結果を格納する。これらの処理が順次、次の要素
データについて行なわれる。最後のベクトル要素になる
と、最終ベクトルデータ信号が、信号線Ｑ４０を介して
ベクトルレジスタユニットＵ４から演算器Ｕ２０に送ら
れ、演算器Ｕ２０からの最終結果に同期して、信号線Ｑ
４４により、再びベクトルレジスタユニットＵ４に戻さ
れる。この信号は、同時に、命令制御ユニットＵ３にも
知らされ、演算器の空きおよびベクトルレジスタの空き
を知らせる。

以上において、ベクトル要素データの転送はマシンクロ
ックに応答してなされるが、ベクトルレジスタユニット
Ｕ４は、転送すべき一対のベクトル要素データが二つの
ベクトルレジスタにそろっていないとき、これがそろう
まで転送を禁止する。

したがって、ベクトル要素の読出しあるいは格納が間欠
的に行なわれる。

なお、メモリ・リクエスタＵｌｌ、演算器Ｕ２１の構成
はそれぞれメモリ・リクエスタＵＩＯ１演算器ｕ２０と
全く同一であり、第１図でプライム（′）の付けた信号
線はこれのないものに応答する。

■　レジスタ 詳細な動作説明に先立ち、以下において必要なレジスタ
の形成を以下に述べる。第２図ａは命令がセットされる
命令レジスタ（Ｉレジスタ）の構成を示′す、ここで、
ｏＰフィールド命令コードを、Ｒ１，Ｒ２，Ｒ３フィー
ルドはレジスタ番号を示す、勿論、命令自身この図に示
すフィールドを有する。Ｒ１〜Ｒ３フィールドによって
示されるレジスタはベクトルレジスタ、ベクトル・アド
レスレジスタ、ベクトルアドレス増分レジスタであり、
いずれのレジスタが指定されるかは命令の種類により次
のようになる。

（ｉ）演算器にて演算を行う命令（加算、乗算命令等） Ｒ１：演算結果ベクトルを格納すべきベクトルレジスタ
番号 Ｒ２；演算されるベクトルデータ（被加数、被乗数等）
が格納されているベクトルレジスタ番号 Ｒ３：演算すべきベクトルデータ（加数、乗数等）が格
納されているベクトルレジスタ番号 ここでは、Ｒ１，Ｒ２，Ｒ３フィール ドではすべて異なるベクトルレジスタを指定することと
する。

なお、命令によって、Ｒ３フィールド が使用されない場合がある（転送命令等）。

（ｎ）主記憶からデータを読出す命令 Ｒ１：データを格納すべきベクトルレジスタ番Ｒ２：ベ
クトルアドレスレジスタ番号 Ｒ３：ベクトルアドレス増分レジスタ番号（■）主記憶
にデータをストアする命令Ｒ１：データが格納されてい
るベクトルレジスタ番号 Ｒ２：ベクトルアドレスレジスタ番号 Ｒ３；ベクトルアドレス増分レジスタ番号第２図すは演
算器Ｕ２０．Ｕ２１、メモリリクエスタＵＩＯ，Ｕｌｌ
　（以下、これをまとめてリソースとよぶことがある）
の制御にかかわるレジスタ、すなわちデコードリソース
レジスタ（ＤＳレジスタ）、キューリソースレジスタ（
ＱＳレジスタ）、実行可能リソースレジスタ（ＥＳレジ
スタ）、レジスタユニットリソースレジスタ（ＲＳレジ
スタ）の形式を示す、ここで、Ｓ、Ａ、Ｎフィールドは
それぞれメモリ・リクエスタの使用、演算器の使用、メ
モリ・リクエスタまたは演算器の番号をそれぞれ指定す
る。なお、ＤＳレジスタ、ＱＳレジスタにはＮフィール
ドはない。

第２図Ｃはベクトルレジスタの制御にかかわるレジスタ
、すなわち、デコードレジスタレジスタ（ＤＧレジスタ
）キューレジスタレジスタ（ＱＳレジスタ）〜メモリリ
クエスタレジスタレジスタ（ＭＢレジスタ）、レジスタ
ユニットレジスタレジスタ（ＲＧレジスタ）の形式を示
す。ここでＶｉ　（ｉ＝１〜３）フィールドはＷｉ、Ｇ
Ｎｉフィールドに有効データがあるかどうかを指定する
フィールド、Ｗｉは、次のＧＮｉのフィールドで指定さ
れたベクトルレジスタが書込みに使用されるか、読出し
に使用されるかを指定するフィールドで書込み、読出し
のときにそれぞれ“１″又は１１０１１となり、ＧＮｉ
フィールドには命令のＲｉミツイールドのものがセット
される。なお、ＭＧレジスタはＧＮ２．ＧＮ３フィール
ドのみを持つ。

第２図ｄはリソースの状態を制御するリソース状態語レ
ジスタ（Ｒ３ＳＷレジスタ）の形式を示す、ここで、Ｓ
ｏ、Ｓｌフィールドはそれぞれメモリ・リクエスタＵＩ
Ｏ，Ｕｌｌが使用中かどうかを示し、ＡＯ，Ａｌフィー
ルドはそれぞれ演算器Ｕ２０．Ｕ２１が使用中かどうか
を示す（使用中のとき“１”とする）。

第２図ｅはベクトルレジスタの状態を制御するレジスタ
状態語レジスタ（ＲＧＳＷレジスタ）の形式を示す。こ
こでＷＯ〜Ｗ７フイールドはそれぞれベクトルレジスタ
ＶＲＯ−ＶＲ７が書込みのために使用中かどうかを示し
、ＲＯ−Ｒ７フィールドはそれぞれベクトルレジスタＶ
ＲＯ−ＶＲ７が読出しのために使用中かどうかを示す（
使用中のとき“１”とする）。

■　命令制御ユニットの詳細 以下に、第１図に述べた各ユニットの詳細を説明する。

なお、主記憶制御ユニット（第１図のＵｌ）、命令読出
しユニット（第２図のＵ２）は、二つのメモリ・リクエ
スタＵＩＯ，Ｕｌｌからのアクセス要求に応答し、かつ
、これらのりクエスタから同時にアクセス要求がなされ
たときには、その一方を優先して主記憶をアクセスする
ものであり、従来、実現されているものと同等なので、
ここでは説明しない。また、フリップフロップレジスタ
へのタイミング入力は省略する。制御信号の入っていな
い、フリップフロップ、レジスタは常にあらかじめ定め
られたタイミングによって入力がセットされるとする。

第３図を参照するに、命令読出しユニットＵ２にて読出
されたベクトル命令と、その命令に対する有効信号がそ
れぞれ線Ｑ６．ＱＳを介して送られて来、命令レジスタ
（エレジスタ）ｒ３０１に命令がセットされ、命令有効
信号がフリップフロップｆ３０１にセットされる。命令
有効信号はレジスタＩＲ，ｒ３０１へのセット信号とし
ても使用される。命令制御ユニットＵ３が線１２７にて
、命令送出停止要求を送出しない限り、命令読出しユニ
ットＵ２から次々と命令が送られてくる。この間隔は、
エレジスタｒ３０１の命令が、デコード命令レジスタ（
ＤＩレジスタ）ｒ３０２に移されるとすく、次の命令が
入力されるように制御される。エレジスタｒ３０１にセ
ットされた命令は、４つのルートに分けて転送される。

ＤＩレジスタｒ３０２にはＯＰフィールドが転送される
。このときフリップフロップｆ３０１の出力が、ＤＩレ
ジスタｒ３０２のセットを制御するとともに、フリップ
フロップｆ３０２へもアンドゲートｇ３０７を経て転送
される。ここでアンドゲートｇ３０７には、フリップフ
ロップｆ３０１の出力のほかに指定例外検出回路ｂ３１
６の出力が入力されており、この回路ｂ３１６はエレジ
スタｒ３０１にセットされているベクトル命令のＲエル
Ｒ３フィールドをチエツクし、レジスタ指定例外がない
場合にのみ、“１”を出力する。この結果フリップフロ
ップｆ３０２に命令有効信号がセットされる。レジスタ
ＩＲ，ｒ３０１内の命令はまた、デコーダｂ３０１へ送
られ、そのｏＰフィールドにより、使用するリソースが
判別されて、その結果がデコードリソースレジスタ（Ｄ
Ｓレジスタ）ｒ３０３にセットされる。ＤＳレジスタｒ
３０３は第２図すに示すごと＜Ｓ、Ａフィールドを有す
。但しＮフィールドではない。デコーダｂ３０１はこの
ＯＰフィールドがメモリ・リクエスタＵＩＯ又はＵｌｌ
を使用するもののときは、Ｓフィールドに１を入力し、
又この命令が演算器Ｕ２０又はＵ２１を使用するものの
ときはＡフィールドに１を入力する。ＤＳレジスタｒ３
０３のこれらのデータのセットにも、アンドゲートｇ３
０７の出力が使用される。■レジスタｒ３０１の命令は
さらにデコーダｂ３０３へも送られ、そのｏＰコード、
Ｒ１，Ｒ２，Ｒ３フィールドの内容がデコーダされて、
その結果がデコードレジスタレジスタ（ＤＧレジスタ）
ｒ３０５にセットされる。ＤＧレジスタｒ３０５は第２
図Ｃに示すようにＩレジスタｒ３０１にセットされてい
る命令が積用するベクトルレジスタの番号を示すフィー
ルドＧＮｉ（ｉ＝１〜３）、そのレジスタの用途が読出
し用か、書込み用かを示すフィールドＷｉ（ｉ＝１〜３
）およびこれらのフィールドが有効か否かを示すフィー
ルドＶｉ　　（ｉ＝１〜３）を有し、デコーダｂ３０３
はエレジスタｒ３０１の命令を解読してこれらのフィー
ルドの情報を出力する。すなわち、命令のＯＰコードに
より、命令のＲ１−Ｒ３のフィールドがレジスタ指定と
して有効が否かがあらかじめ定められているので、デコ
ーダｂ３０３はＯＰコードによりＶｉを定める。

また、有効と判定されたレジスタフィールドＲｉが書き
込み用か否かもＯＰコードによりあらかじめ定められて
いるもので、デコーダｂ３０３はＯＰコードをみて、ピ
ットＷｉを定めることができる。デコーダｂ３０３はフ
ィールドＲｉの内容をＧＮｉフィールドに入力する。こ
うして、ＤＳレジスタｒ３０３への入力が定まる。ＤＧ
レジスタｒ３０５へのセット制御にも、アンドゲートｇ
３０７の出力が使用される。

以上の説明から明らかなとおり、ＤＳレジスタｒ３０３
とＤＧレジスタｒ３０５にセットされたデコード結果は
ＤＩレジスタｒ３０２にセットされた命令コードととも
に同一の命令に対するものであり、以下では、これらの
レジスタにセットされたデータの各々を命令と呼びある
いはこれらをまとめてＤＩレジスタｒ３０２内の命令と
呼ぶことがある。ＤＩレジスタｒ３０２；ＤＳレジスタ
ｒ３０３；ＤＧレジスタｒ３０５に命令がセットされる
と、次のリソースの起動の可否がチエツクされる。

命令キューレジスタ（ＱＩレジスタ）ｑ３０１は、実行
待ちの命令のｏＰコードをＤＩレジスタｒ３０２から受
けとリストアするための三つのレジスタＱＩＲＯ〜ＱＥ
Ｒ２からなる。同様にキューリソースレジスタ（ＱＳレ
ジスタ）ｑ３０２はこれら３つのレジスタＱＩＲＯ〜２
内のＯＰコードに対するリソース使用要求をＤＳレジス
タｒ３０３から受けとり、ストアする三つのレジスタＱ
ＳＲＯ〜２からとなり、キュレジスタレジスタ（ＱＧレ
ジスタ）ｑ３０３は、レジスタＱＩＲＯ〜２内のＯＰコ
ードに対するベクトルレジスタ使用要求をＤＧレジスタ
Ｒ，ｒ３０５から受けとり。

ストアする三つのレジスタＱＧＲＯ〜３からなる。

結局、レジスタ９３０１〜ｑ３０２により三つの実行待
ちの命令がストアされることになる。以下では簡単化の
ためにこれらの三つのキューレジスタまとめて命令キュ
ーレジスタあるいは命令キューレジスタｑ３０１と呼ぶ
ことがある。

ＤＩレジスタｒ３０２に上述のごとく、新たにセットさ
れた命令に対するリソースの起動可否はこれらの命令キ
ューレジスタ内にすでに命令がストアされているか否か
等に依存して異なる基準にて判断される。

すなわち、次の場合がある。

（ａ）命令キューレジスタに命令が入っていない場合 （ａ−１）ＤＩレジスタｒ３０２内の命令に対してすぐ
に起動がかけられる場合。

（ａ−２）ＤＩレジスタｒ３０２内の命令に対してすぐ
に起動がかけられず、命 令キューレジスタに命令を入れなけ ればならない場合。

（ｂ）命令キューレジスタに命令が入っている場合。

（ｂ−１）命令キューレジスタ内の命令を起動する場合
。

（ｂ−２）命令キューレジスタに命令があるにもかかわ
らず、ＤＩレジスタｒ３ ０２にある命令を起動する場合。

各々の場合の装置動作を以下に述べる。

（ａ−１）命令キューレジスタｑ３０１中に命令がなく
ＤＩレジスタｒ３０２内 の命令を起動する場合。

これは、ＤＩレジスタｒ３０２内の命令が必要とするリ
ソース（演算器またはメモリ・リクエスタ）およびベク
トルレジスタがともに使用可能であるときに生じる。

本実施例では各リソースは、ある時期には一つの命令に
よってのみ使用可能に構成されており、したがって、リ
ソースが使用可能か否かはリソースが使用中でないかあ
るいは使用知かによりきまる。

リソースの空きの状況の判断は、次のように行なう。概
略的には、ＤＳレジスタｒ３０３にて指定される要求リ
ソースと、Ｒ８５Ｗレジスタｒ３０４にて管理している
リソースの場態をリソース使用チエツク回路ｂ３０５が
チエツクし、要求リソースが空いているかどうかを線Ｑ
３１０に、空いているリソース番号を２３０９に出力す
る。

詳細を第５図を参照して説明する。

ＤＳレジスタｒ３０３中のＳフィールドｒ３０３１の出
力は、アンドゲートｇ３２０．ｇ３２１に入力され、こ
れらのアンドゲートｇ３２０、ｇ３２１にはそれぞれ、
さらにＲ８５Ｗレジスタｒ３０４中のＳＯフィールドｒ
３０４１゜Ｓ１フイールドｒ３０４２の出力がそれぞれ
反転ゲートｇ３３５．ｇ３３６を介して入力されている
。したがって、アンドゲートｇ３２０゜ｇ３２１の出力
それぞれメモリ・リクエスタＯと１の使用が要求され、
かつメモリ・リクエスタＯと１がそれぞれ空きのときに
“′１”となる。アンドゲートｇ３２０．ｇ３２１の出
力はオアゲートｇ３２８に入力される。したがって、オ
アゲートｇ３３２の出力は、使用要求されたメモリ・リ
クエスタＯ又は１が空いているとき１”となる。

また、アンドゲートｇ３２０．ｇ３２１の出力はエンコ
ーダｂ３２０にも入力され、使用可能なメモリ・リクエ
スタ番号が出力される。つまり、アンドゲートｇ３２０
の出力が“１”のときにはアンドゲートｇ３２１の出力
によらず、エンコーダｂ３２０の出力は“０”　（メモ
リ・リクエスタＵＯの空きを示す）、アンドゲートｇ３
２０の出力が“０″、アンドゲートｇ３２１の出力が“
１”のときにはエンコーダｂ３２０の出力は“１”（メ
モリ・リクエスタ１）空きを示す）になる（本実施例で
は、メモリ・リクエスタは２つしかないので、エンコー
ダ出力線は１本である）、アントゲートｇ３２０．ｇ３
２１の出力がともにＯのときにはエンコーダｂ３２１の
出力いずれの値でもよい。同様に、演算器の空きの状態
についてもＤＳレジスタｒ３０３のＡフィールドｒ３０
３２の出力と、Ｒ８５Ｗレジスタｒ３０４のＡＯ，Ａｌ
フィールドｒ３０４３．ｒ３０４４の出力とから反転ゲ
ートｇ３３７．ｇ３３８、アンドゲートｇ３２２．ｇ３
２３、オアゲートｇ３２９、エンコーダｂ３２１によっ
てチエツクされ、命令で演算器の使用要求がなされ、使
用要求が出された演算器Ｏ又は１がおいていれば、オア
ゲートｇ３２９の出力が“１″に演算器番号がエンコー
ダｂ３２１から出力される。オアゲートｇ３２８．ｇ３
２９の出力の出力は、オアゲートｇ３３２に入力され、
この出力線Ｑ３１０は要互されたりンースが空いている
ことを指示する。一方、エンコーダｂ３２０．ｂ３２１
の出力はセレクタ５３１０にていずれかが選択されて線
Ｑ３ｏ９３にのせられ、オアゲートｇ３２８゜ｇ３０９
の出力線Ω３０９１．Ｑ３０９２とあわせて線Ｑ３０９
として出力される。ここでは、オアゲートｇ３２９の出
力によりセレクタ５３１０を制御することにより、演算
器の使用要求がなされ、かつこれが空きのときには、演
算器番号がそれ以外のときにはメモリ・リクエスタ番号
が選択されたとした。なお、線Ω３０９の内容はセレク
タ５３０２で選択され、線Ｑ３２０に出力される。

線３２０はメモリ・リクエスタの空きを示す信号線３２
０１、演算器の空きを示す信号線３２０２、メモリ・リ
クエスタ又は演算器の番号を示す信号線３２０３からな
り、それぞれに線９３０９１〜Ｑ３０９３の信号がレク
タ５３０２により選択的に出力される。セレクタ５３０
２は線Ｑ３０９とΩ３１１を入力線Ｑ３２１が“０″か
１”から応じて選択するもので、今の場合は後述するよ
うに入力線Ω３２１は“Ｏ”である、こうして線Ｑ３２
０に要求リソースの内、空いているリソース番号が出力
される。線ｌ１３２０は、デコーダｂ３０２にも入力さ
れ、Ｒ８５Ｗレジスタｒ３０４の各ビットのセットに使
用される。ここで、デコーダｂ３０２は、メモリ・リク
エスタ番号のデコーダｂ３０２２と、演算器番号のデコ
ーダｂ３０２１とから成り、それぞれ、デコード有効端
子Ｅを有していて、Ｅがパ１”のときのみデコード入力
信号要デコードする。デコーダｂ３０２１（７）デコー
ド有効端子Ｅ　ニｌｉａ　Ｑ　３２０のうち、演算器の
空きを示す線Ｑ３２０２がデコードされる入力信号端子
には番号を示す線Ｑ３２０３が接続されている。同様に
、デコーダｂ３０２２のデコード有効端子Ｅには、線Ｑ
３２０のうち、メモリ・リクエスタの空きを示す線Ｑ３
２０１が、デコードされる信号としては、番号を示す線
１２３２０３が接続されている。デコーダｂ３０２１．
Ｂ５０２２の出力は対応したＲ８５Ｗレジスタｒ３０４
を構成する４つのフィールドｒ３０４１〜ｒ３０４４　
（これらはいずれもフリップフロップからなる）のセッ
ト端子Ｓに接続され、線１３２０１，９３２０３から入
力される空きのリソース番号に対応した、Ｓｏ、Ｓｌ。

ＡＯ，Ａｌの各フィールドのいずれかがセットされる。

こうして、回路ｂ３０５によりリソース使用チエツクが
なされるとともに、チエツク結果に応じて、Ｒ８５Ｗレ
ジスタｒ３０４が更新される。

次に、第３図に戻ってＤＩレジスタｒ３０２中にある命
命が使用するベクトルレジスタ使用に関するチエツクに
ついて述べる。第１のチエツクは、ＤＧレジスタｒ３０
５中に示される使用要求ベクトルレジスタ番号、使用形
態（読出し／書込み）と、ＲＧＳＷレジスタｒ３０６中
にあるベクトルレジスタ使用状況により、レジスタ使用
チエツク回路ｂ３０７がＤＩレジスタｒ３０２内の命令
が要求するベクトルレジスタが現在使用可能か否かをチ
エツクすることである。今の場合、命令キ五−レジスタ
ｑ３０１内に命令がないと仮定している。しかし−殻内
に命令キューレジスタｑ３０１にリソース空き待ち命令
が菩えられており、ＤＩレジスタｒ３０２中にある命令
を命令キューレジスタｑ３０１にすでに貯えられた命令
を追越して実行したとき、ベクトルレジスタ使用順序上
の矛盾がないかをレジスタ競合チエツク回路ｂ３０９〜
ｂ３１１にてチエツクする必要がある。これが第２のチ
エツクである。なお、本実施例ではこの第１．第２のチ
エツクはベクトルレジスタのみについて行ない、ベクト
ルアドレスレジスタＵＳ、ベクトルアドレス増分レジス
タＵ６については行なわない０本実施例では、簡単化の
ために、これらのレジスタの内容の変更はなく、二つの
メモリ・リクエスタが同時にこれらのレジスタを読出せ
るように構成されている（詳細後述）。このため、これ
らのレジスタ使用の可否についてチエツクする必要がな
い。

第６図ａは、レジスタ使用チエツク回路ｂ３０７の詳細
をＤＧレジスタｒ３０５とＲＧＳＷレジスタｒ３０６を
含めて表わしたものである。ＤＧレジスタｒ３０５中の
Ｒ１フィールドｒ３０５１と、ＲＧＳＷレジスタｒ３０
６の出力に基づき、第ルジスタ使用チエツクｂ３０７１
は第６図すに示す場合のみレジスタ使用可と判断する。

すなわち、レジスタの使用要求がベクトルレジスタに対
する書込みのとき（Ｖ１＝Ｗ１＝Ｉ　　ＧＮｌ＜８）に
は、番号ＧＮＩのベクトルレジスタが未使用のとき（Ｗ
　ｉ　＝　Ｒｉ　＝　Ｏ、ｉ　＝　Ｇ　Ｎ　１　）　、
使用要求がベクトルレジスタの読出しのとき（■１＝１
、Ｗ１＝Ｏ，ＧＮＩ＜８）には、その番号ＧＮ１のベク
トルレジスタが未使用または書込み中のとき（Ｒｉ＝Ｏ
，１＝ＧＮ１）にのみ使用可と判断し、アンドゲートｇ
３４３に１”を出力する。

■１ビットが“０”のときには、ベクトルレジスタが使
用可とし、この場合にもアンドゲートｇ３４３に“１″
を出力する。同様に、ＤＧレジスタｒ３０５のＲ２フィ
ールドｒ３０５２、Ｒ３フィールドｒ３０５３について
もそれぞれ第２゜第３使用チエツク回路ｂ３０７２．ｂ
３０７３にて全く同様に基準でチエツクされ、アントゲ
ートｇ３４３に結果が入力される。こうして、Ｒ１゜Ｒ
２，Ｒ３フィールドが指定するベクトルレジスタがいず
れも使用可のときに、線Ｑ３１３にベクトルレジスタ使
用可を示す信号“１”が出力される。

なお、レジスタ使用チエツク５回路３０７は、ＤＩレジ
スタｒ３０２内の命令が必要とするベクトルレジスタが
先行する命令により現在書込み中であっても、そのレジ
スタが使用可能と判断する点に特徴がある。これは、後
述するように本実施例においては、ベクトル要素を書込
み中のベクトルレジスタに対してこの書込み動作に並行
して読出し動作を行えるように、ベクトルレジスタのチ
エイニングがなされるからである。

第７図はレジスタ競合チエツク回路ｂ３０９゜ｂ３１１
の詳細を示す。レジスタ競合チエツク回路ｂ３０９は第
１〜第３のレジスタ競合チエツク回路ｂ３０９１〜ｂ３
０９３からなり、それぞれによりＤＧレジスタｒ３０５
のＲ１〜Ｒ３フィールドｒ３０５１〜ｒ３０５３にて指
示されるベクトルレジスタ使用要求をＱＧレジスタｑ３
０３にて指示されるベクトルレジスタ使用要求の競合を
チエツクする。これらの回路の出力は競合がないときに
“１″となる（詳細後述）。アンドゲートｇ３５３は、
これらのチエツク回路ｂ３０９１〜ｂ３０９３の出力が
いずれも“′１”をオアゲートｇ３５９を介して線Ｑ３
１５に出力する。一方オアゲートｇ３５９には、反転ゲ
ートｇ３５６の出力も入力されている。したがって、反
転ゲートｇ３５６への入力線ａ３２５が“０”のときも
、線Ｑ３１５に競合なしを示す信号“１”が出力される
ようになっている。レジスタ競合チエツク回路ｂ３１０
．ｂ３１１も回路ｂ３０９と同じ構成を有し、アンドゲ
ートｇ３５４．ｇ９５５又は、反転ゲートｇ３５７．ｇ
３５８、オアゲートｇ３６０、ｇ３６１により線ｆ１３
１６．　Ｑ３１７上に競合チエツク結果を出力する。

線Ｑ３２３〜Ｑ３２５は、フリップフロップｆ３０４〜
ｆ３０６　（第３図）に接続されている。

これらのフリップフロップは、命令キューレジスタｑ３
０１　（第７図）中ルジスタＱ工ＲＯ〜ＱＩＲ２の各々
に対応して設けられ、これらのレジスタ内に命令が存在
するときにセットされる（詳細後述）。

今の場合には、命令キューレジスタｑ３０１に命令はな
いとしているので、これらのフリップフロップはセット
されておらず、その出力線Ｑ３２３、Ｑ３２４．Ω３２
５は“Ｏ”となっている。

したがって、線Ｑ３１５〜Ｑ３１７の出力はすべて１で
ある。こうして命令キューレジスタｑ３０１中に命令が
ない場合には競合チエツク回路ｂ３０９〜ｂ３１１の出
力とは無関係にベクトルレジスタの競合がないことを示
す信号を作り出している。

再び第３図に戻って説明する。レジスタ競合チエツクｂ
３０９〜ｂ３１１から出力線、Ｑ３１５〜Ｑ３１７は、
上述に述べたように“１”になっている、したがってこ
れらを入力とするアンドゲートｇ３０１の出力Ｑ３２２
は１となっている。

今の場合にはレジスタ使用チエツク回路ｂ３０７の出力
線Ｑ３１３も、ベクトルレジスタが使用することが習き
るのと前提から“１”になっており、したがってアンド
ゲートｇ３０２の出力も“１”である、また、リソース
使用チエツク回路ｂ３０５の出力線１３１０も、リソー
スが使用することができるのと前提から“１”になって
いる、さらに、ＤＩレジスタｒ３０２に有効な命令があ
ることを示すフリップフロップｆ３０２の出力線Ｑ３０
２も“１”となっている、後述のように、アンドゲート
ｇ３０５の出力は“０”のため１反転ゲートｇ３１０の
出力は“１′となっている。このような状態のとき、ア
ントゲートｇ３０４の出力も“１′となり、従って、オ
アゲートｇ３０６の出力＠１１３３０を介してフリップ
フロップ、ｆ３０３がセットされる。このフリップフロ
ップｆ３０３はタイミングのみでセット／リセットされ
るＤタイプフリップフロップで、命令起動信号ＳＴを線
Ｑ１０により、ベクトルレジスタユニットＵ４、メモリ
・リクエスタＵＩＯ，ＵＹＹ、円鎖器Ｕ２０．Ｕ２１に
送出する（第１図参照）。また、命令キューレジスタｑ
３０１中に命令がないことから、レジスタＱＩＲＯ〜Ｑ
ＩＲ２に命令があるときに“１”がセットされる対応の
フリップフロップｆ３０７〜ｆ３０６の出力はいずれも
０”であり、その出力線Ｑ３２３〜Ｑ３２５が入力され
ているセレクタ５３０３の出力もセレクタ５３０３の選
択動作（詳細後述）に無関係に“０”となっている、従
って、この出力線Ω３２６が入力されているアンドゲー
トｇ３０５の出力線Ｑ３２１も“Ｏ”となる。セレクタ
８３０１，３３０２゜５３０４は、それぞれＤＩレジス
タｒ３０２の出力線Ｒ３０３上のオペコード、リソース
使用チエツク回路ｂ３０５の出口線Ｒ３０９上のリソー
ス使用要求（リソース種類、番号）およびＤＧレジスタ
ｒ３０５の出力線Ｒ３０７上のベクトルレジスタ使用要
求（レジスタ番号、使用形態）を選択して、それぞれＥ
Ｉレジスタｒ３０８、ＥＳレジスタｒ３０９、ＥＧレジ
スタｒ３１２にセットする。セットは線Ｑ３３０により
指示される。なお、ベクトル長レジスタ（ＶＬＲ）ｒ３
０７には、あらかじめ別の手段（図示せず）によって処
理すべきベクトル長（ＶＬ）が格納されているとする。

これらのレジスタの内容は、線Ｑｌｌ〜Ｑ１４によって
、ベクトルレジスタユニットＵ４．各リソ−ＸＵＩＯ，
Ｕｌｌ、Ｒ２０，Ｒ２１に送出される。これにより、命
令実行の起動が指令されることになる。

なお、ここでは、ＤＩレジスタｒ３０２中の命令はすぐ
に起動可能であるので命令キューレジスタｑ３０１に入
れる必要はない。今の場合、アンドゲート、ｇ３０３の
出力が７（１１＃であることがら、反転ゲートｇ３０８
の出力は′０″となり、この出力が入力されているアン
ドゲートｇ３０３の出力線Ｑ３２７が“０”となってい
る。こうして、この信号＠Ｒ３２７により制御される命
令キューレジスタｑ３０１へのＤＩレジスタｒ３０２の
内容の入力がおさえられる。また同様に、レジスタｑ３
０２．ｑ３０３への新たな入力も禁止される。命令キュ
ーレジスタｑ３０１中に命令が存在することを示すフリ
ップフロップｆ３０４〜ｆ３０６へのセット、次にセッ
トすべき命令キューレジスタｑ３０１中の場所を示すイ
ンポインタａＩＰ、ｒ３１０等の更新を抑止する。

また、命令の起動にともない、使用するリソース状態を
管理するＲ８５Ｗレジスタｒ３０４、ベクトルレジスタ
の状態を管理するＲＧＳＷレジスタｒ３０６を変更する
必要がある。このうち、Ｒ８５Ｗレジスタｒ３０４の変
更については、第５図の説明において述べたＲＧＳＷレ
ジスタｒ３０６の状態の変更については、次のようにす
る。すなわち、セレクタ、５３０４により選択されたＤ
Ｇレジスタｒ３０５の出力が、デコーダｂ３０４に送ら
れて、そこでベクトルレジスタの番号、読出し、書込み
等が解読され、対応するＲＧＳＷレジスタｒ３０６中の
ビットが“１”にセットされる。すなわち、ＤＧレジス
タｒ３０５のフィールドＲｉ（ｉ＝１〜３）ごとに、Ｖ
　ｉ　＝　１　’ｔ”あることを条件に、Ｗｉが１か否
かに応じてＲＧＳＷレジスタｒ３０５のＷ　ｊ　（ｊ　
＝　Ｇ　Ｎ　ｉ　）又はＲｊを１にする。また、ＲＧＳ
Ｗレジスタは後述するように、ベクトルレジスタの書込
み又は読出しが終了したことを示す信号がベクトルレジ
スタユニットＵ４からａＱ１５．Ｒ１６を介して入力さ
れたとき、この信号で指定されるフィールドＲｊ又はＷ
ｊをリセットする。

（ａ−２）命令キューレジスタｑ３０１内に命令がなく
、ＤＩレジスタｒ３０２内の命令に対して起動がかけら
れず、これを命令キューレジスタｑ３０１に入れる場合
。

これはＤＩレジスタｒ３０２中にある命令ぎ必要とする
リソース（演算器または、メモリ・リクエスタ）または
ベクトルレジスタが使用可能でないときに生じる。

ＤＩレジスタｒ３０２内の命令が使用するリソースおよ
びベクトルレジスタの使用状況のチエツクについては、
第５〜７図に従って、（ａ−１）の説明にて述べた通り
である。今の場合リソースおよびベクトルレジスタの使
用状況のチエツクの結果、ＤＩレジスタｒ３０２中にあ
る命令が要求するリソースが使用中のため、リソース使
用チエツク回路ｂ３０５の出力１２３１０が“′０”に
なる。

また、ＤＩレジスタｒ３０２内の命令が要求するベクト
ルレジスタが使用可能の場合には、レジスタ使用チエツ
ク回路ｂ３０７の出力Ｑ３１３が“０”になる。いずれ
の場合もアンドゲートｇ３０４の出力は“０”、従って
、反転ゲートｇ３０８の出力は“１”となる。また、命
令キューレジスタ中に命令がないので、（ａ−１）の説
明でも述べたように、セレクタ５３０３の出力線２３２
６は“０”である゛から、アンドゲートｇ３０５の出力
は“０′″である。このため、フリップフロップｆ３０
３は何もセットされず、命令起動信号ＳＴは線Ｑ１０に
出力されない。反転ゲートｇ３０８の出力が１”であり
、かつフリップフロップｆ３０２の出力も“１”である
のでアンドゲートｇ３０３の出力線Ｑ３２７が“１”と
なる。

これによって、命令を命令キューレジスタに入れる動作
が、次のように行なわれる。

命令キューレジスタｑ３０１の詳細を第４図に示す。第
４図において、命令キューレジスタへのセット信号Ｓが
線Ｑ３２７にセットすべきレジスタの番号として、イン
ポインタ（Ｉ　Ｐ）レジスタｒ３１０の出力ＩＰが線Ｑ
３２８を介して送られてくると、それぞれデコーダｂ３
３０のデコード有効端子Ｅおよびデータ端子に入力され
、デコードされる。その結果、線Ｑ３２７が１１１　Ｉ
＋のときに線Ｑ３２８の内容がデコードされ、その結果
、指定されたレジスタｒ３５０〜ｒ３ｓ２のイスれかに
、入力線Ｑ３０３の内容がセットされる。以上が命令キ
ューレジスタｑ３０１へのセットである。なお、後に述
べる命令キューレジスタの読出し動作についてもここで
述べておく。読出しとは、アウト・ポインタ（ｏｐ）レ
ジスタｒ３１１　（第３図）の出力ＯＰにより指定され
る番号のレジスタｒ３５０〜ｒ３５１の内容を出力する
ことで、これは、各レジスタｒ　３５０　＝　ｒ　３５
２の出力が接続されているセレクタ８３５０の選択制御
をＯＰレジスタｒ３１１の出力線Ｑ３２９により行なう
ことで実現できる。

なお、ＱＳレジスタｑ３０２はレジスタｒ３５０〜ｒ３
５２が必要とするビット数の違いを除いて、命令キュー
レジスタｑ３０１と同一構造である。ＱＧレジスタｑ３
０３は、レジスタｒ３５０〜ｒ３５２が必要とするビッ
ト数の違いの他に、レジスタｒ３５０〜ｒ３５２からセ
レクタ５３５０を介さずに直接出力する信号線がさらに
別に設けられている点で命令キューレジスタｑ３０１と
異なるのみである。

再び第３図に戻って説明する。こうして命令コード、そ
の命令が使用するリソース種類等、およびレジスタの番
号等をそれぞれ命令キューレジスタ９３０１〜ｑ３０３
に登録すると、これらの命令キューレジスタに命令が存
在することを示すフリップフロップｆ３０４〜ｆ３０６
のうち、今回登録したレジスタＱＩＲｉ　（ｉ＝ｏ、１
ｏｒ２）に対応するフリップフロップをセットする。こ
の動作は、線Ｑ３２７が“１”となり、これがデコーダ
ｂ３１２のデコード有効端子に入力され、データ端子に
入力された（出力線１３２８）の上のＩＰで指定される
番号のフリップフロップｆ３０４〜ｆ３０６のいずれか
がデコーダｂ３１２によりセットされることにより実現
される。以上が終了すると、ＩＰレジスタｒ３１０が更
新される。ＩＰレジスタｒ３１０の出力線Ｑ３２８は３
進カウンタｂ３１４に入力され、次のＩＰの値が作成さ
れ、１Ｑ３２７が１“１”となると、ＩＰレジスタｒ３
１０に、次のポインタの値がセットされる。

３進カウンタｂ３１４は、入力がＯ，ｌ、２に従って、
１，２．Ｏを出力するものである。

なお、命令キューレジスタ（ここでは３つまでの命令が
キューイングできる）のすべてに命令が入ってしまうと
、それ以上命令を入れることはできないので、命令読出
しユニットＵ２（第１図参照）からの命令送出を抑止す
る必要がある。これは、命令キューレジスタ中に命令が
存在することを指定するフリップフロップｆ３０４〜３
０６の出力をアンドゲートｇ３０９に入力し、この出力
線Ｑ、７を命令読出しユニットＵ２に送出することによ
り実現される。

以上のごとくにして、起動待ちの命令が、それらの解読
順序にしたがって、命令キューレジスタ（１３０１にス
トアされる。

（ｂ−１）命令キューレジスタにある命令を起動する場
合。

これは、命令キューレジスタｑ３０１内に命令があり、
これが必要とするリソースおよびベクトルレジスタが使
用可能のときに生じる。

これは、ＤＩレジスタｒ３０２中の命令の有無あるいは
その命令の起動可否に関係しない、この場合、ＤＩレジ
スタｒ３０２中に命令がある場合にはその命令は実行さ
れないので（ａ−２）に述べた手順に従って、ＤＩレジ
スタｒ３０２中の命令が命令キューレジスタｑ３０１に
登録される。

以下では、命令キューレジスタｑ３０１から命令をとり
出して起動する処理について述べる。

命令キューレジスタｑ３０１から命令を取出して起動す
る処理は、ＤＩレジスタｒ３０２中の命令を起動する場
合とよく似ている。すなわち、命令キューレジスタｒ３
０１中のアウトポインタレジスタｒ３１１で指定される
命令と、ＤＩレジスタｒ３０２中の命令を入れ替えて考
えればよい。

命令を起動するには、必要なリソースおよびベクトルレ
ジスタが使用へ能状態にあることが必要であることは（
ａ−１）でも述べた。

命令キューレジスタｑ３０１内の命令が使用するリソー
スの空きのチエツクは、第３図のリソース使用チエツク
回路ｂ３０６で、ベクトルレジスタの使用可否のチエツ
クは、同じく第３図のレジスタ使用チエツク回路ｂ３０
８にて行なわれる。

リソース使用チエツク回路ｂ３０６の詳細は、第５図に
示した通りチエツク回路ｂ３０５と同じである。アウト
ポインタ、ＯＰによって選択された命令キューレジスタ
ｑ３０１中の命令が要求するリソースの種類は、ＱＳレ
ジスタｑ３０２から線ｆ１３１Ｂを介して入力される。

一方、リソースの状態がＲ３５Ｗレジスタｒ３０４から
入力されている。これらが、アンドゲートｇ３２４〜ｇ
３２７によって比較されて、リソースの空きがチエツク
され、その結果、オアゲートｇ３３０＊ｇ３３１、ｇ３
３３、エンコーダｂ３２２．ｂ３２３、セレクタ８３１
１等によって最終的にはリソースが空いていることを示
す線Ｑ　３１２と、リソースの種類、番号を示す線Ｑ３
１１に結果がのせられる。以上の動作は、ＤＳレジスタ
ｒ３０３とＲ８５Ｗレジスタｒ３０４とのチエツクによ
り、線悲３１０と３０９に結果がのせるリソース使用チ
エツク回路ｂ３０５の動作とまったく同一なので、詳細
の説明を省く。

レジスタ使用チエツク回路ｂ３０８の構成はチェッ、り
回路ｂ３０７と同じであり、その動作は、第６図ａにお
いて、ＤＧレジスタｒ３０５の出力のかわりに、第３図
におけるＱＧレジスタｑ３０３の出力線Ｑ３１９を接続
した場合の回路ｂ３０７の動作と同一である。チエツク
の結果は、レジスタ使用チエツク回路ｂ３０８の出力線
Ｑ３１４（第３図）に乗せられる。

再び第３図に戻って説明する。リソース使用チエツク回
路ｂ３０６からリソースに空きがあることを示す信号線
Ｑ３１２に“１”が出力され、そのときのリソースの種
類、番号が線Ｑ３１１に出力され、さらに、レジスタ使
用チエツク回路ｂ３０８からベクトルレジスタが使用可
能であることを示す信号線Ｑ３１４に“１”が出力され
、かつ、フリップフロップｆ３０４〜ｆ３０６の出力を
それぞれアウトポインタＯＰがＯ〜２のときに選択する
セレクタ５３０３の出力線ｔａ　３２　ｅ　カ“１″（
アウトポインタで指定される、命令キューレジスタ内の
レジスタＱＩＲｉに起動可能な命令があることを意味す
る）になると、アンドゲートｇ３０５の出力線Ｑ３２１
が“１”になる。この出力線Ｑ３２１が“１′になると
、セレクタ５３０１．８３０２，５３０４はそれぞれ命
令キューレジスタｑ３０１の出力線Ω３ｏ４．リソース
使用チエツク回ｂ３０６からの出力線Ｑ３１１およびＱ
Ｇレジスタｑ３０３からの出力線Ｑ３１９の内容を選択
してそれぞれＥＩレジスタｒ３０８、ＥＳレジスタｒ３
０９−　ＥＧレジスタｒ３１２に命令コード、リソース
の種類と番号およびレジスタ番号および使用形態をセッ
トする。したがって、命令キューレジスタ（１３０１内
の命令の起動可能な場合には、ＤＩレジスタｒ３０２内
の命令が起動可能が否かに無関係に、前者の命令が起動
されることが分かる。また、線Ｑ３２１はオアゲートｇ
３０６を介してフリップフロップｆ３０３をセットし、
ベクトルレジスタユニット、各リソースに命令の起動信
号ＳＴを線ＱＩＯを介して送出する。オアゲートｇ３０
６の出力線Ｑ３３０は、Ｅエレジスタｒ３０８　　ｍＥ
Ｓレジスタ３０９、ＥＧレジスタｒ３１２のセットの制
御にも使用される。命令起動については、（ａ−１）の
説明とまったく同様である。さらに、線Ｑ３２１上のｄ
ｉ　Ｉ　Ｉ＋の信号は、反転ゲートｇ３１０により、ア
ントゲｈｇ３０１を閉じる。その結果、反転ゲートｇ３
０８の出力が“１”となり、ＤＩレジスタｒ３０２に命
令が入っている場合（フリップフロップｆ３０２が“１
”の場合）には、線Ｑ３２７を１”としてその命令を命
令キューレジスタに登録するように制御する。この処理
は（ａ−２）に述べたとおりである。また、線Ｑ３２１
は、デコーダｂ３１３のデコード有効端子にも接続され
、デコーダｂ３１３はアウトポインタ、ｏＰで指定され
るフリップフロップｆ３０４〜ｆ３０６のいずれかをリ
セットする。これは、ＯＰで指定される命令キューレジ
スタ中の命令が取出され、起動されるためである。最後
に、線Ｑ３２１はＯＰレジスタｒ３１１のセットに使用
され、アウトポインタが更新される。この更新の制御は
、インポインタの場合と同様、３進で行なわれる。３進
の値の生成は回路ｂ３１４と同じ構成の回路ｂ３１５に
て行なわれる。

（ｂ−２）命令キューレジスタ中に命令があるにもかか
わらず、ＤＩレジスタｒ３０２の命令が先に起動される
場合。

（１）命令キューレジスタ中の命令が要求するリソース
またはベクトルレジスタが使用可能で、この令命を起動
することができない。かつ、（２）ＤＩレジスタｒ３０
２中にある命令が要求するリソース又はベクトルレジス
タが使用可能であり、かつ、命令キューレジスタｑ３０
１中に備えられている命令と、ＤＩレジスタｒ３０２中
にある命令間でベクトルレジスタの競合がない。

命令キューレジスタｑ３０１中にある命令を追越して、
ＤＩレジスタｒ３０２中の命令を先に起動するには、レ
ジスタの競合がないこと、すなわち、命令キューレジス
タｑ３０１中にある命令に変更するベクトルレジスタを
、ＤＩレジスタｒ３０２中の命令が使用しないこと、ま
た命令キューレジスタｑ３０１中にある命令にて読出す
ベクトルレジスタについては、ＤＩレジスタｒ３Ｑ２中
の命令が変更しないことが必要である。命令キューレジ
スタ中の命令で読出すのみに用いられるベクトルレジス
タを、ＤＩレジスタ中の命令で読出すことについては、
命令の追越しをしてもレジスタの読出す順序が逆転する
だけなので、問題はない６以上述べたレジスタ競合チエ
ツクを行なう回路が、第３図の回路ｂ３０９〜ｂ３１１
である。この詳細を第７図に基づき説明する。

第７図の回路の詳細は、回路ｂ３０９１〜ｂ３０９３の
詳細を除き、すでに説明した。

第ルジスタ競合チエツク回路ｂ３０９１はＤＧレジスタ
ｒ３０５のＲ１フィールドｒ３０５１とＱＧＲＯレジス
タｇ３０３０のＲ１〜Ｒ３フィールドとを比較し、次の
条件のいずれかが満たされない場合に、レジスタ競合な
しを示す信号１（Ｉ　１１をアンドゲートｇ３５３に出
力する。

（１）ＤＧＬ／ジスタ（７）Ｖ１＝１．Ｗ１＝Ｏのとき
、レジスタＱＧＲＯの一つのフィールドＲｊにおいて ＶＪ＝ＷＪ＝１．ＧＮＪ＝ＤＧレジスタのＧＮＩ（２）
ＤＧＬ／ジスタ（７）Ｖ１＝１．Ｗ１＝１（７）とき、
レジスタＱＣＲＯの一つのフィールドＲｊにおいて Ｖ　ｉ　＝　１　、　ＧＮｊ”ＤＧ　レジスタのＧＮ１
同様に、ＤＧレジスタのＲ２フィールドｒ３０５２、Ｒ
３フィールドｒ３０５３についてそれぞれ第２．第３レ
ジスタ競合チエツク回路ｂ３０９２、ｂ３０９３が同様
のチエツクをする。

一方、命令キューレジスタ中に実行可能な命令が入って
いることを示すフリップフロップｆ３０４（第３図参照
）の出力が線Ｑ３２３を介してアンドゲートｇ３５３に
入力され、アンドゲートｇ３５３の入力がすべてが“１
”のとき、その出力がオアゲートｇ３５６を経て、線Ｑ
３１５に乗せられる。こうして、ＤＧレジスタｒ３０５
で指定されるベクトルレジスタが、レジスタＱＧＲＯに
て指定されるいずれのベクトルレジスタとも競合しない
か否かがチエツクされる。これと同様に、ＤＧレジスタ
ｒ３０５で指定されるベクトルレジスタと、レジスタＱ
ＧＲＩで指定されるベクトルレジスタの競合関係がチエ
ツク回路ｂ３１０で、ＤＧレジスタｒ３０５で指定され
るベクトルレジスタと、レジスタＱＧＲ２で指定される
ベクトルレジスタの競合関係がチエツクｂ３１１でチエ
ツクされ、その結果がそれぞれアンドゲートｇ３５４、
ｇ３５５を経て、オアゲートｇ　３６０ｓ　ｇ　３６１
の出力線、ｆ１３１６．Ω３１７にのせられる。

ＤＩレジスタｒ３０２中にある命令が要求するリソース
およびレジスタ使用状況のチエツクについては、（ａ−
１）の処理の説明にて詳細を述べたとおりである。

チエツクの結果、第３図において、リソース使用チエツ
ク回路ｂ３０５の出力として、線ｆ１３１０にリソース
が空いていることを示す１　ｙｔの信号が１．ｉ！Ｑ３
０９にリソースの種類、番号がレジスタ使用チエツク回
路ｂ３０７の出力として、線Ｑ３１３にベクトルレジス
タが使用可能であることを示す“１″の信号が出力され
る。一方、命令キューレジスタ中のアウトポインタＯＰ
で指定される命令が使用するリソースまたはベクトルレ
ジスタのいずれか一方または双方とも使用可能でないの
で、リソース使用チエツク回路ｂ３０６の出力線Ｑ３１
２または、リソース使用チエツク回路ｂ３０８の出力線
Ω３１４の少くともいずれか一方はＩｔ　Ｏ７１になっ
ている。また、命令キューレジスタに命令が存在するこ
とから、セレクタ５３０３の出力線Ｑ３２６は“１″に
、ＤＩレジスタｒ３０２に命令が存在することがら、線
Ｑ３０２も“１″になっている。

このような状況のもまで、アンドゲートｇ３０５の出力
線Ｑ３２１は“１″とはならない。今の場合、ＤＩレジ
スタ中の命令と、命令キューレジスタ中の命令が要求す
るレジスタ間で競合がないと仮定しているので、線Ｑ３
１５〜Ｑ３１７が１１１１＋となり、アンドゲートｇ３
０１の出力が１４１　Ｉｔどなる。アンドゲートｇ３０
１の出力と、１１Ｑ３１３が入力されるアンドゲートｇ
３０２の出力が１１１１７となり、この出力“１″と線
Ｑ３１０と、ＤＩレジスタに有効な命令が入っているこ
とを示す線Ｑ３０２と、線Ｑ３２１を反転ゲートｇ３１
０で反転した出力の４つの信号とが入力されているアン
ドゲートｇ３０４の出力が１“１”となる。以後、命令
を起動するまでの処理は（ａ　−１）におけるＤＩレジ
スタ中の命令起動処理とまったく同様である。なお、ア
ンドゲートｇ３０４の出力が“１”のため、その出力を
反転ゲートｇ３０８で反転した結果が入力されているア
ントゲ−トｇ　３０３の出力ｆｉｆｉ３２７、および先
に述べた線ｎ３２１はいずれも“Ｏ″のため、ＩＰおよ
びＯＰはいずれも更新されることはなく、また、命令キ
ューレジスタに命令が存在することを示すフリップフロ
ップｆ３０４〜ｆ３０６の状態も変らない。

■　命令制御ユニットの変形例 以上、命令制御ユニットＵ３（第１図参照）の詳細を述
べた。本実施例においては、命令実行の追越しは、ＤＩ
レジスタｒ３０２と命令キューレジスタとの間でのみ行
なわれ、命令が一旦、命令キューレジスタに入ってしま
うと、命令キューレジスタに入った順にアウトポインタ
でとり出されていくので、命令キューレジスタの間での
命令実行の追越しはおこなわれない。しかし、この命令
キューレジスタ内の命令の間の追越し実行も、ＤＩレジ
スタ内の命令と命令キューレジスタ内の命令の間の追越
し実行と同様に制御すれば、容易に実現することができ
る。・この場合には、命令キューレジスタ上の命令につ
いて、実行順序を記憶しておく必要がある。また、命令
キューレジスタへの命令の登録も、インクポインタ（Ｉ
Ｐ）による順序通りの登録ではなく、空いたレジスタへ
の登録となる。

第８図は、これを実現するための回路の内、第３図の回
路と相異する部分を主に示したものである。図において
、フリップフロップｆ３０４．ｆ３０５、ｆ３０６は、
命令キューレジスタに有効な命令が入っていることを示
す（入っているときに′１”とするフリップフロップで
、第３図のフリッププロップｆ３０４〜ｆ３０６と同一
のものである。このフリップフロップの出力を反転ゲー
トｇ３８０〜ｇ３８２で反転後、プライオリデイ・エン
コーダｂ３９５に入力すると、出力には、空きの命令キ
ュー内レジスタのうち、もっとも番号の小さなものの番
号ｉで出力される９本変形例では、第３図のＩＰレジス
タｒ３１０，３進カウンタｂ３１４Ｌ、−かえ、反転ゲ
ートｇ　３８０　”　ｇ３８１、プライオリティエンコ
ーダｂ３９５を用い、プライオリティエンコーダの出力
をインポインタＩＰとして、第３図のＩＰのかわりに使
用する。

また、命令キューレジスタｃｉ３０１中の命令の起動順
序を記憶しておく必要があり、このため、本変形例では
、フリップフロップｆ３８０〜ｆ３８２と実行順序変更
回路ｂ３９３が第３図の回路に追加される。命令キュー
レジスタｑ３０１にＩＰ＝ｏ〜２でもってそれぞれセッ
トされた命令をＱＯ，Ｑｌ、Ｑ２と名づけること、これ
らの命令を、 ＱＯ→Ｑ１→Ｑ２ ＱＯ→Ｑ２→ＱＩ Ｑ１→Ｑ２→ＱＯ Ｑ１→ＱＯ−）Ｑ２ Ｑ２→ＱＯ−＋ＱＩ Ｑ２→Ｑ１→Ｑ０ の順に起動する場合があり得る。この６つの状態をフリ
ップフロップｆ３８０〜ｆ３８１で記憶する。フリップ
フロップｆ３８０．ｇ３８１．ｆ３８２の記憶情報とこ
のときの命令実行順序の関係は次の表のとおりである。

ｆ３８０　　　ｆ３８１　　　ｆ３８２　　　命令実行
順序０　　　０　　　０　　　　ＱＯ→Ｑ１→Ｑ２０　
　　０　　　１　　　　ＱＯ→Ｑ２→ｑ１０　　　１　
　　０　　　　Ｑｌ→Ｑ２→Ｑ００　　　１　　　１　
　　　Ｑｌ→ＱＯ→Ｑ２１　　　０　　　０　　　　Ｑ
２→ＱＯ−）Ｑｌｌ　　　　０　　　１　　　　Ｑ２→
Ｑ１→ＱＯ命令の実行順序の変更は、フリップフロップ
ｆ３０４〜ｆ３０６が“１”から“０”　（使用中から
非使用知）になったときに行なわれる。この変更を制御
するのが変更制御回路ｂ３９３である０回目ｂ３９３に
は、フリップフロップｆ３０４〜ｆ３０６の出力旦３２
３〜Ｑ３２５と現在の起動状態を表わすフリッププロッ
プｆ３８０−ｆ３８２の出力Ｑ３９６〜Ｑ３９８が入力
され、次の起動状態が線Ｑ３７６〜Ω３７８に出力され
て、再びフリップフロップｆ３８０〜ｆ３８２にセット
される０回路ｂ３９３の内部では、命令キューレジスタ
ｑ３０１内の一つの命令が起動され線Ｑ３２３〜ａ３２
５が“１”から“Ｏ”に変化した時点をとらえ、次のよ
うに線Ｑ３９６〜Ｑ３９８の内容から、出力を作成し、
！Ｑ３７６〜１１３７Ｂにのせる。

すなわち、命令キューレジスタｑ３０１内の残りの二つ
の命令を先ず起動し、かつ、このとき、この二つの命令
の起動順序はそれまでにフリップフロップｆ３８０〜ｆ
３８２が指定していた順序とし、これらの二つの命令の
起動後に、今回起動された命令のかわりに新たに命令キ
ューレジスタにストアされた命令を起動するように、フ
リップフロップｆ３８０〜ｆ３８２をセットする。

（１）線Ｑ３２３が“１”→１゛０″′となったとき、
（２）線Ｑ３２４が１”→“０”となったとき、（３）
線３２５が′１”→“０”となったとき、なお、ｔｌＡ
Ｑ３２３〜Ｑ３２５が同時に１″→“０”になることは
ない、なぜならば−命令ずつ起動するからである。

命令キューレジスタｑ３０１中のいずれの命令をも起動
可能とするためには、命令キューレジスタ中のすべての
命令について、リソースおよびベクトルレジスタの使用
状況のチエツクを行ない。

かつ、命令キューレジスタ上のすべての命令間のベクト
ルレジスタの競合のチエツクを行なう必要がある。第８
図においてレジスタｑ３０２０−ｑ３０２２　（ＱＳＲ
Ｏ／１／２）は命令キューレジスタｑ３０１中の命令が
要求するリソースの種類を保持するもので、第３図のＱ
Ｓレジスタｑ３０２中にあるものである。ただし、本変
形例においては、各レジスタｑ３０２０〜ｑ３０３０か
ら、ＯＰとは無関係に直接リソース使用要求を送出する
信号線が設けられている。この各命令のリソース要求と
、リソース状態を管理する。Ｒ８５Ｗレジスタｒ３０４
の内容が、第３図のリソース使用チエツク回路ｂ３０６
にかえて本変形例で設けられたリソース使用チエツク回
路ｂ３８０−ｂ３８２でチエツクされ、それぞれからリ
ソースが空いているかどうかを示す信号が線Ｑ３８０〜
Ｑ３８２に、使用可能なリソースの種類と番号が線Ｑ３
８３〜Ｑ３８５に出力される。リソース使用チエツク回
路ｂ３８０〜ｂ３８２は、第５図で説明した回路ｂ３０
５とまったく同一構成を有する。第８図において、ＱＧ
ＲＯ−ＱＧＲ２レジスタｑ３０３０〜ｑ３０３２は、命
令キュー中の各命令が要求するレジスタの番号等を記憶
しているもので、第３図のＱＧレジスタｑ３０３中にあ
るものである。この各命令のレジスタ要求と、ベクトル
レジスタの状態を管理するＲＧＳＷレジスタｒ３０６′
の内容が、本変形例において新たに設けられたレジスタ
使用チエツク回路ｂ３８３〜ｂ３８５でチエツクされ、
要求するすべてのベクトルレジスタが使用可能かどうか
を示す信号がＱ３８６〜Ｑ３８８に出力される。これら
のレジスタ使用チエツク回路は、第６図で説明した回路
ｂ３０７とまったく同一である。また、各命令の要求す
るベクトルレジスタ間の競合をチエツクするために、本
変形例で新たに設けられたレジスタ競合チエツク回路ｂ
３８６〜ｂ３９１が使用される。命令キューレジスタ中
の各命令の実行順序はどのようなものでも許されるよう
にしたい。命令キューレジスタ中に３命令分保持できる
場合には、ある命令が極の２命令に優先して起動させる
ために２つのチエツク回路が必要で、それが３命令分必
要であるから、計６個のレジスタ競合チエツク回路ｂ３
８６〜ｂ３９１が必要となる０回路ｂ３８６は、ＱＧＲ
ＯのＲ１〜Ｒ３フィールドとＱＧＲＩのＲ１〜Ｒ３フィ
ールドとが入力され、前者が後者の各々に対してレジス
タ競合チエツクを行い、いずれのフィールドにもレジス
タ競合が検出されないとき、ＩＪＡＩ２３９０に“１”
を出力する。第７図のレジスタ競合チエツク回路ｂ３０
９と同一構成を有する。

回路ｂ３８６には、フリップフロップｆ３０５の出力線
Ｑ３２４も入力されており、回路ｂ３０９（第７図）と
同様に、この信号線Ｑ３２４が“０”のときには、無条
件に線Ｑ３９０に“１”を出力する。同様に回路ｂ３８
７は、ＱＧＲＩの各フィールドがＱＧＲＯの各フィール
ドに対してレジスタ競合を有しないかをチエツクする回
路である。

同様に回路ｂ６８８〜ｂ３９１はそれぞＱＧＲ２に対し
てＱＧＲＩの、ＱＧＲＩに対してＱＧＲ２の、ＱＧＲＯ
に対してＱＧＲ２のＱＧＲ２に対してＱＧＲＯの、レジ
スタ競合をチエツクするものである。これらのレジスタ
競合チエツク回路ｂ３８６〜ｂ３９１の出力線Ｑ３９０
〜Ｑ３９５は命令選択回路ｂ３９４に入力される。命令
選択回路ｂ３９４には、先に述べた、リソース使用チエ
ツク回路ｂ３８０〜ｂ３８２の出力線Ｑ３８３〜ｂ３８
５の出力ａＱ　３８６−Ｑ　３８８、命令ノ起動順序を
指定するフリップフロップｆ３８０〜ｆ３８２の出力お
よび命令キューレジスタ中に実行可能な命令が入ってい
ることを示すフリップフロップｆ３０４〜ｆ３０６の出
力線Ｑ３２３〜Ｑ３２５も入力され、ベクトルレジスタ
、リソースに空きがあり、かつベクトルレジスタの使用
上、競合が生じない命令キューレジスタ中の命令が命令
選択回路、ｂ３９４にて選択されて、選択された命令の
命令キューレジスタ中の番号がアウトポインタＯＰとし
てＱ３２９に、命令キューレジスタ中に命令が選択され
たことを示す信号が線Ｑ３２１に出力される。

命令選択回路ｂ３９４の詳細を第９図に示す。

アンドゲートｇ３８３には、フリップフロップｆ３０４
の出力線Ｑ３２３、リソース使用チエツク回路ｂ３８０
の出力線Ｑ３８０、レジスタ使用チエツク回路ｂ３８３
の出力線０３８６、レジスタ競合チエツク回路ｂ３８６
．ｂ３９１の出力！９３９０．３９５が入力され、これ
らの入力がすべてが“１”のときに、アンドゲートｇ３
８３の出力線２３７０が“１”になる、これは、命令キ
ューレジスタ中の第０番の命令ＱＯが実行してよいこと
を示す。同様に、アンドゲートｇ３８４．ｇ３８５にも
命令キューレジスタの第１．第２番に関する信号線が入
力され、線ｆ１３７１．Ｑ３７２に出力される。線Ｑ３
７０〜１１３７２は、同時に“１”になることもありう
る。後Ｑ３’ｌ０−Ｑ３７２はオアゲートｇ３８７に入
力され、いずれか１つでも命令実行が可能のときには、
オアゲートｇ３８７の出力線Ｑ３２１を“１”とする、
線Ｑ３７０〜Ｑ３７２に出力された命令実行可能を示す
信号から、いずれを選択するかは命令実行順序判定回路
ｂ３９５にて行なわれる０回路ｂ３９５には、線Ｑ３７
０〜Ｑ３７２のほかに、命令実行順序を示すフリップフ
ロップｆ３８０−ｆ３８２の出力線Ｑ３９６〜Ｑ３９８
が入力され、次のようにして実行すべき命令キューレジ
スタ上の番号が線Ｑ３２９に出力される。線Ｑ３２９は
実際には２本の線ｆ１３２９０　（上位）、ｆｉ３２９
１　（下位）からなり、２本での２進数００，０１，１
０をあられして、命令キューレジスタ内の命令の番号を
示すこととする。

（１）線Ｑ３９６〜Ｑ３９８が“０″“０”０′。

のとき （＊はドントケアを示す） （２）線Ｑ３９６〜Ｑ３９８が“０”Ｏ′３“１”のと
き （３）線Ｑ３９６〜Ｑ３９８が“ＯＩＩ　ｌｌ　Ｉ　Ｉ
Ｆ　１１０１１のとき １３７０　　］　３７１　１３７２　１３２９０　１３
２９１（４）線Ｑ３９６〜Ｑ３９８が“Ｏ＋＋　１′Ｉ
　ＩＴ　ａｉ　１”のとき １０１　　　０’０ （５）！Ｑ３９６〜Ｑ３９８が“１″１０”０”のとき ＊　　　　　　　　　　　１　　　　　１　　　　　０
（６）線Ｑ３９６〜Ｑ３９８が（＃　ｌ　ｎ　１１０　
ＩＩ　１（ｌ　９９のとき １ｍ１　　　１　　　０ 命令選択回路ｂ３９４の出力である線Ω３２９゜線Ｑ３
２１を、第３図においてそれぞれアウトポインタ（ｏｐ
）レジスタｒ３１１の出力、線Ｑ３２９およびアンドゲ
ートｇ３０５の出力線１２３２１のかわりに使用すれば
よい。したがって、第３図のアウトポインタレジスタｒ
８１１．３進カウンタｂ３１５、セレクタ５３０３、ア
ンドゲートｇ３０５は不用となる。

なお、第８図中のセレクタ５３８０は命令キューレジス
タ中の命令が要求するリソースの種類、番号をアウトポ
インタ（線Ｑ３２９上にある）に従って選択するもので
、この出力線Ｑ３１１が、第３図のリソース使用チエツ
ク回路ｂ３０６の出力線のかわりに使用される。

以上のべたように、本発明により命令制御ユニットでは
、読出された命令を次々と解読し、起動できる命令は次
々と起動し、起動できない命令は命令キューレジスタに
入れていく。かつ、リソースが空きベクトルレジスタが
使用可能となると、ベクトルレジスタの使用順序に制約
がないことを条件に、解読した順序に関係なく命令を起
動していくことにより、リソース、ボクトルレジスタが
空いている時間を短縮させ、より短時間に命令を処理さ
せることができる。

（Φ　ベクトルレジスタユニット （１）概要 第１０図は、ベクトルレジスタユニットＵ４は、ベクト
ルレジスタ制御ユニットＵ４０と、ベクトルレジスタデ
ータユニットＵ４１に分けられる。

ベクトルレジスタ制御ユニットＵ４０では命令制御ユニ
ットＵ３よりの指令にもとづいて、ベクトルレジスタデ
ータユニットＵ４１中にあるベクトルレジスタＶＲから
必要なデータを読出し、演算器Ｕ２０．Ｕ２１、メモリ
・リクエスタＵ１０゜Ｕｌｌ（第５図）に送出する制御
、および演算器Ｕ２０．Ｕ２１、メモリ・リクエスタＵ
ＩＯ，Ｕ１１から送出されてくるデータをベクトルレジ
スタＶＲに書込む制御を行なう。また、ベクトルレジス
タＶＲの使用の終了を命令制御ユニットＵ３に知らせる
。

ベクトルレジスタＶＲの各々は多数のベクトル要素を保
持するものであるが、ここでは従来技術と同様、メモリ
素子で構成されることとする。このため、書込みまたは
読出しアドレスを指示するためのアドレスカウンタ（詳
細後述）がベクトルレジスタＶＲごとに存在する。これ
らのアドレスカウンタは、ベクトルレジスタ制御ユニッ
トｔＪ４０より制御される。

ベクトルレジスタＶＲからのベクトル要素の読み出しは
、ベクトルレジスタ制御ユニットＵ４０の制御下で、次
のように行なわれるのに注意すべきである。本実施例で
は、ある命令の実行により、あるベクトルレジスタＶＲ
にベクトルデータの要素を書込み中のときに、そのベク
トルレジスタを読出したい後続の命令があれば、このベ
クトルレジスタへ任意数の要素が書込まれた時点で、書
込み動作と並行して読出し動作が開始されるように、ベ
クトルレジスタのチエイニングを行う。しかも、このチ
エイニングでは、先行する命令による書込み動作が間欠
的に行なわれる場合には、それに応じて後続の命令によ
る読出しも間欠的に行なわれる。さらに、ある命令が読
出し用に二つのベクトルレジスタを用いる場合にあって
は、これらのベクトルレジスタの少くとも一方に一部の
ベクトルレジスタ要素しか書込みれていない場合であっ
ても、これらのベクトルレジスタに書込まれたベクトル
要素の内、同一番号の要素を対にして読出す動作を開始
する。しかも、これらのベクトルレジスタへの残りの要
素が間欠的に書込まれる場合には、同一番号の一対の要
素が同時に読出し可能になるごとに、この一対の要素を
読出す。

演算器に供給されるベクトルデータは、通常、主記憶か
ら読出され、一旦ベクトルレジスタに入れられ、そこか
ら演算器に供給される。データの読出しはマシンクロッ
クに同期して行なわれるが、主記憶から読出されるベク
トル要素は、主記憶上の読出しの競合（たとえば２つの
メモリ・リクエスタの同時動作時に生ずる）からマシン
サイクルごとにベクトルレジスタに連続して書込まれる
とは限らない。このとき、演算器に供給すべきベクトル
要素データは、間欠的にベクトルレジスタに到着し、書
込まれていく。このような条件のもとでも、書込みと並
行して読出し動作（チエイニング）を行ない、また、命
令が二つのベクトルレジスタを必要とするときには演算
器に対し、２つのベクトルレジスタの同一のベクトル要
素番号のベクトルデータを同時に供給するようにするこ
とにより、命令の実行開始を早めることができる。

（ｉｉ）ベクトルレジスタ制御ユニットの概要ベクトル
レジスタ制御ユニットＵ４０は第１１図に示すように、
命令起動制御回路ｂ４００と、ベクトルレジスタＶＲＯ
〜ＶＲ７の各々に対応したベクトルレジスタ制御回路ｂ
４１０〜ｂ４１７と、演算器Ｕ２０．Ｕ２１とメモリ・
リクエスタＵＩＯ，Ｕｌｌの各々に対応したオペランド
制御回路ｂ４２０．ｂ４２３と、オペランド制御回路ｂ
４２０．ｂ４２３からの出力をそｉぞれ保持するフリッ
プフロップｆ４００〜ｆ４０７、および、リソース−レ
ジスタ変換回路（以下Ｓ−Ｇ変換回路とよぶ）ｂ４０１
．ｂ４０４．ｂ４０５、レジスターリソース変換回路（
以下Ｇ−８変換回路とよぶ）ｂ４０２．ｂ４０３から成
る。Ｇ−８変換回路ｂ４０２．ｂ４０３は、命令制御ユ
ニットＵ３により指定される読出し用一つ又は二つのベ
クトルレジスタ番号に対する、ベクトルレジスタ制御回
路ｂ４１０〜ｂ４１７のいずれか二つからの信号を、命
令制御ユニットＵ３により指定されるリソース番号に対
する、オペランド制御回路ｂ４２０〜ｂ４２７の一つへ
送出するものであり、Ｓ−ａ変換回路ｂ４０１　（又は
４０４とｂ４０５）は命令制御ユニトＵ３により指定さ
れた番号のリソース（又はこれに対するオペランド制御
回路ｂ４２０〜ｂ４２７）から送られてくる信号を、命
令制御ユニットＵ３により指定された書込み用のベクト
ルレジスタ番号に対応するベクトルレジスタ制御回路ｂ
４６０〜ｂ４６７の一つ（又はこの番号のベクトルレジ
スタ）へ送出するものである。

まず、命令起動制御回路ｂ４００が命令制御ユニットＵ
３より、起動信号（線Ω１０上）、命令コード（［１２
１１上）　、　Ｌ’レジスタ号（１９１Ｑ　１２上）、
リソース種類番号（線１２１３上）、処理ベクトル長（
線ｆｌ１４上）を受けとり、命令コードがベクトルレジ
スタの使用を必要とするもののときには、次のように動
作する。

（１）Ｓ−Ｇ変換回路、ｂ４０１．ｂ４０４．ｂ４０５
、Ｇ−３変換回路、ｂ４０２．ｂ４０３に変換に必要な
リソース番号とベクトルレジスタ番号、および、それら
のセット信号を送出する。

（２）ベクトルレジスタ制御回路ｂ４１０〜ｂ４１７の
うち、指定されたベクトルレジスタ番号のものに、書込
み、または読出しの起動信号を出す。

（３）オペランド制御回路ｂ４２０〜ｂ４２３のうち、
指定されたリソースの種類と番号に対する回路に、ベク
トル長データと、そのセット信号、および、オペランド
を１つしか使用しない命令においては、それを指示する
信号を出す。

命令実行時には、次のように制御信号が伝達される。こ
こでは、ベクトルレジスタＯおよび１からデータを読出
して演算器Ｏで演算し、結果をベクトルレジスタ７に書
込み命令の実行時の動作について説明する。

ベクトルレジスタＯにであるベクトル要素の読出しが可
能になると、ベクトルレジスタ制御回路ｂ　ｒｌｏから
ベクトルレジスタ読出し許可信号が線Ｑ４８０に出力さ
れる。同じく、ベクトルレジスタ制御回路ｂ４１１から
も線Ｑ４８１に、ベクトルレジスタ１でのベクトルレジ
スタ読出し許可信号が出力される。Ｇ−８変換回路ｂ４
０２．ｂ４０３にて線Ｑ４８０．　Ｑ４８１（７）信号
は、演算器Ｏに対する出力線Ｑ４９０．Ｑ５００に対え
られ、オペランド制御回路ｂ４２０に入力される。

オペランド制御回路ｂ４２０は、これらのベクトルレジ
スタ読出し許可信号が同時に存在することを条件に１ベ
クトル要素ごと派ベクトルデータ送出信号を作成し、ｍ
Ｑ５２０に出力する。この信号は、フリップフロップｆ
４０１で一旦受けた後、ｍＱ４３にて演算器Ｏにデータ
有効信号として送られる。一方、線Ｑ５２０上のデータ
送出信号はＳ−Ｇ変換回路ｂ４０４．ｂ４０５にも入力
され、それぞれによりベクトルレジスタ番号０，１に対
応した線Ｑ５４０．　Ｑ５５１に出力され、それぞれ、
オアゲートｇ４００又は４０１および線Ｑ４７０とＱ４
７１により、ベクトルレジスタデータユニットＵ４１（
第１０図参照）中にあるベクトルレジスタＯと１に対す
る読出しアドレスカウンタ（後述）の更新に使用される
。本発明では、ベクトル要素データ送出信号（線Ｑ５２
０上にある）を作成した後、はじめて、ベクトルデータ
の読出し用のアドレスカウンタ（後述）を、次のアドレ
スに更新する点が特長の一つである。実際にデータをよ
み出す動作は、２つ（ここではベクトルレジスタＯと１
）のオペランドのデータ読出しが可能になったことを確
認しなから行なうわけである。

さて、データ有効信号Ｖ（線Ｑ４３上）と、ベクトル要
素データが演算器０に送られ、演算される演算結果が線
Ｑ４５（第１０図）を介してベクトルレジスタデータユ
ニットＵ４１に、データ有効信号■が線ｆ１４６を介し
てベクトルレジスタ制御ユニットＵ４０に戻される。こ
のデータ有効信号Ｖは、Ｓ−Ｇ変換回路ｂ４０１により
書込みベクトルレジスタ＃７に対応する線Ｑ４３７に伝
えられる。線Ｑ４３７の信号に応答して、ベクトルレジ
スタ制御回路ｂ４１７は、ベクトルレジスタ７への書込
みアドレスカウンタ更新信号を線ａ４２７を介してベク
トルレジスタデータユニットＵ４１に伝えるとともに、
ベクトルレジスタ制御口ｆｉｂ４１７内にあり、ベクト
ルレジスタ読出中のどのベクトル要素まで書込みを行な
ったのかポインタ（後述）の管理に使用する。このポイ
ンタは、ベクトルレジスタ７を書込みながら、後続の命
令でこのベクトルレジスタ読出しに使用する際に、書込
んだベクトル要素までを読出すように制御するために使
用される。

最終ベクトル要素を演算器Ｏに送出する際に、それが最
終であることを指定するためにオペランド制御回路ｂ４
２０から、ベクトルデータ送出信号と同期して最終ベク
トルデータ信号Ｅが線Ｑ５１０に出される。つまり、回
路ｂ４２０は、命令実行開始時にセットされる処理ベク
トル長を憶えておき、この数だけ、ベクトルデータ送出
信号を出すと、最終ベクトルデータ信号を出すように構
成されている。この信号は、フリップフロップｆ４００
で一旦記憶された後演算器０に線Ｑ４０により送出され
、最終演算結果と同期して、線Ｑ４４によりＳ−Ｇ変換
回路ｂ４０１に戻されてくる。線Ｑ４４はＳ−Ｇ変換回
路ｂ４０１によりベクトルレジスタ７に対応する＠Ｑ４
２’！に伝達され、ベクトルレジスタ制御回路ｂ４１７
に入力る。制御回路ｂ４１７はベクトルレジスタ７への
書込み動作を終了させるとともに、線Ｑ１６にて、命令
制御ユニットＵ３に、ベクトルレジスタ７の書込が終了
したことを伝える。一方、オペランド制御回路ｂ４２０
からの出力線Ｑ５１０上の最終ベクトルデータ信号Ｅは
Ｓ−Ｇ変換回路ｂ４０４゜ｂ４０５にも入力されて、ベ
クトルレジスタ０゜１に対応する線Ｑ５３０およびＱ５
３１に出力され、さらにオアゲートｇ４１０．ｇ４１１
を経て、線Ｑ４６０．　Ｑ４６１により、ベクトルレジ
スタ制御回路ｂ４１０．ｂ４１１に入力され、ベクトル
レジスタの読出し動作を終了させるとともに、線ｕ１５
にて、命令制御ユニットＵ３に、ベクトルレジスタ０．
１の読出しが終了したことを伝える。

（ｉｎ）命令起動制御回路 第１２図に示すように、命令起動制御回路ｂ４００は命
令制御ユニットＵ３よりそれぞれ線ｆｌｌｏ〜１１１４
を介して入力される命令起動信号ＳＴ、命令コード使用
レジスタ番号と使用形確。

使用リソース種類と番号、処理ベクトル長をそれぞれフ
リップフロップｆ４１０．レジスタＲＧＲ。

ｒ４００．ＲＩＧ、ｒ４０１．ＲＳＴ、ｒ４０２゜ＲＶ
ＩＲ，ｒ４０３にいずれも命令起動信号ＳＴに応答して
セットする。

フリップフロップｆ４１０の出力は、Ｓ−Ｇ／ａ−Ｓ木
挽回路ｂ４０２〜４０５（第１４図）他への情報のセッ
ト信号として、線Ｑ４１９により送り出されるとともに
、内部での各種データ信号の作成に使用される。

ＲＧＲ，ｒ４００の内容から−８−Ｇ変換回路、Ｇ−８
変換回路（第１１図）に与えるレジスタ番号と、ベクト
ルレジスタ制御回路、ベクトルレジスタデータユニット
に与える初期化／起動信号を作成する０通常のベクトル
命令では、ＲＩフィールドで書込みベクトルレジスタ、
Ｒ２／Ｒ３フィールドで読出しベクトルレジスタを使用
する。このため、第１１図のＳ−Ｇ変換回路ｂ４０１に
は、Ｒ１フィールドのレジスタ番号を、Ｇ−３変換回路
ｂ４０２．Ｓ−Ｇ変換回路ｂ４０４にはＲ”フィールド
レジスタ番号を、Ｇ−８変換回路ｂ４０３、Ｓ−Ｇ変換
回路ｂ　４０５　ニは、Ｒ３フィー）Ｌｌドのレジスタ
番号を与えればよい、しかし、第２図での説明に述べた
ように、主記憶にベクトルデータを格納する命令におい
ては、Ｒ１フィールドは読出し用のベクトルレジスタ番
号を指定するのでＲ１フィールドのレジスタ番号を、通
常のＲ２フィールドのレジスタ番号を送出する信号線に
乗せ替える必要がある。このために、ＲＧＲｒ４００の
ＧＮＩフィールドとｖ１フィールドは併せて線α４３９
を介して、Ｓ−Ｇ変換回路ｂ４０１に送出されるととも
に、セレクタ５４００に第１の組として入力される。一
方、レジスタｒ４００のＧｎ２と■２フィールドは第２
の組としてセレクタ５４００に入力され、このいずれか
が選択されて、線Ｑ４４９にて、Ｓ−Ｇ変換回路ｂ４０
４、Ｇ−８変換回路ｂ４０２に送出される。このセクタ
５４００の選択制御はデコーダｂ４３８が行い、ＲＩＲ
ｒ４０１内の命令コードに対するものか否かに応じて前
者又は後者が選択されるようにレクタ５４００が制御さ
れる。ＲＧＲｒ４００のＧＮ３とｖ３フィールドは線Ｑ
４５９により、そのまま、Ｓ−Ｇ変換回路ｂ４０５、Ｇ
−３変換回路ｂ４０３に送られる。

ベクトルレジスタ制御回路ｂ４１０〜ｂ４１７およびベ
クトルレジスタに対し、書込みの起動を行なうために、
ＲＧＲ，ｒ４００のＲ１〜Ｒ３フィールドはデコーダｂ
４３０に送られる。デコーダｂ４３０は、アンドゲート
Ａ付デコード有効端子Ｅを有し、アンドゲートＡへの入
力線がすべて“１″のときに、デコーダが有効になる。

デコーダｂ４３０のアンドゲートＡには、ｖ１フィール
ド、Ｗ１フィールド、およびフリップフロップｆ４１０
の出力がそれぞれ線Ｒ５８０，１５８１゜Ｑ４１９が接
続されており、またデコードされる信号として、ＧＮＩ
フィールドが線Ｑ４３９を介して入力されている。デコ
ードが有効すなわち、ＧＮＩフィールドのデータに意味
があり（Ｖｌフィールド＝　”　１　”　）　、　８込
みが指定されており（Ｗｌフィールド＝“１″）かつ命
令起動（Ｑ４１９＝“１″）時に線Ｑ５８２を介して入
力されＧＮＩフィールドの内容がデコードされ、このＧ
Ｎ１フィールドがベクトルレジスタ０〜７のいずれかの
番号を有しているときには、出力線８本立４１０〜Ｑ４
１７のうちの１つが“１”になる。

ここでは、ＧＮＩフィールドが“０”のとき、出力線Ｑ
４１０が１１１　Ｉｔ、“１”のとき出力線Ｑ４１１が
“１”、“２”のとき出力線Ｑ４１２が“１”というよ
うにデコードされるとする。今、例として考えている命
令ではＲＧＲ，ｒ４００内のＲ１フィールドがベクトル
レジスタＯへの書込みを指示（Ｗ１＝１．ＧＮ１＝Ｏ）
しているので線Ｑ４１０のみが６′１”となる。デコー
ダｂ４３０の出力線Ｑ４１０〜Ｑ４１７は、ベクトルレ
ジスタ制御回路ｂ４１０〜ｂ４１７　（第１１図）およ
びベクトルレジスタデータユニットＵ４１に送出される
。デコーダｂ４３３〜ｂ４３５は、ベクトルレジスタの
読出しの起動を行なうためのものである。これらのデコ
ーダには、アンドゲートＡ付デコード有効端子へ、Ｗｌ
、Ｗ２．Ｗ３フィールドではなく、それぞれを反転ゲー
トｇ４２０〜ｇ４２２で反転ゲートｇ４２０〜ｇ４２２
で反転した出力が線Ｑ５８０，５９１を介して入力され
、ＲＧＲ，ｒ４００のフィールドＲｉが読出し用のとき
（Ｗｉ＝Ｏ）のみ、デコードが有効となる点が異なるの
みで、あとはまったくデコーダｂ４３０と同様である。

デコーダｂ４３３〜ｂ４３５の出力は、オアゲートｇ４
４０〜ｇ４４７を経て、線Ｑ４００〜Ｑ４０７により、
それぞれベクトルレジスタ制御回路ｂ４１０−ｂ４１７
およびベクトルレジスタデータユニットＵ４１に読出し
起動信号として送出される。以上の実施例においてデコ
ーダｂ４３３を省略し、セレクタ５４００の出力をデコ
ーダｂ４３４に入力されてもよい。このときには、セレ
クタ５４００には、さらに、Ｗ１フィールドとＷ２フィ
ールドの出力もそれぞれＧＮｌ、ＯＮ２フィールドとと
もに入力され、選択されるようにしておく必要がある。

デコーダｂ４３６は、オペランド制御回路ｂ４２０−ｂ
４２３に対する起動信号を送出するものである。デコー
ド有効端子Ｅには、線Ｑ４１９が、データ端子ＤＩには
、Ｒ２Ｈ，ｒ４０２からリソース種類９番号が入力され
、これらがデコードされて線Ｑ４４０−Ｑ４４３のいず
れかが“１″となる。この線Ｑ４４０〜Ｑ４４３の信号
“１”は、それぞれオペランド制御回路ｂ４２０〜ｂ４
２３に対する起動信号となる。

デコーダｂ４３７は、オペランド制御回路ｂ４２０−ｂ
４２３にて２つのベクトル要素の同期をとる必要のない
場合を指示するためにある。２つのオペランドの同期が
不要な場合とは、たとえば一つのベクトルレジスタから
主記憶へのベクトルデータの格納や、一対のベクトルレ
ジスタ間でのベクトルデータの転送、一つのベクトルレ
ジスタ内のベクトルデータを変換して他の一つのベクト
ルレジスタに格納するベクトルデータの変換のように、
読出すべきベクトルレジスタが一つであり、命令のＲ３
フィールドが不要の場合であり、このときには、ＲＧＲ
，ｒ４００のｖ３フィールドが“０”になっている、デ
コーダｂ４３７は２人力アンドゲートＡ付デコード有効
端子Ｅがあり、そこには、線Ｑ４１９の他に、ＲＧＲ，
ｒ４００のｖ３フィールドの出力を反転ゲートｇ４２３
で反転させた出力が入力される。デコーダｂ４３７は、
Ｒ２Ｈ，ｒ４０２から与えられるリソースの種類。

番号を解読して、８２４５０〜４５３の内の一つに“１
”を出力する。デコーダｂ４３７の出力は、線Ｑ４５０
−Ｑ４５３を介してそれぞれオペランド制御回路ｂ４２
０〜ｂ４２３に接続される。

Ｒ２Ｈ，ｒ４０２内のリソース種類番号はまた線１２４
２９を介したＳ−Ｇ変換回路ｂ４０１．ｂ４０４、ｂ４
０５．Ｇ−８変換回路ｂ４０２．ｂ４０３に共通に入力
される。

ＲＶＬＲ，ｒ４０３内の処理ベクトル長は、線Ｑ４６９
により、各オペランド制御回路ｂ４２０〜ｂ４２３に共
通に入力される。

（ｉｖ）　Ｓ−Ｇ変換回路 第１３図は、Ｓ−Ｇ変換回路ｂ４０１の内、各リソース
から与えられるデータ有効信号を、命令制御ユニットＵ
３により指定されるレジスタ番号に対するベクトルレジ
スタ制御回路に供給する回路を示している。

第１３図において、リソース種類番号が線Ｑ４２９によ
りデコーダｂ４３９のデータ端子に入力され、書込み用
のベクトルレジスタ番号が線Ｑ４３９を介してリソース
対応に設けたレジスタｒ４１０−ｒ４１３に入力され、
命令起動信号ＳＴが、線Ｑ４１９によりデコーダｂ４３
９のデコード有効端Ｔ−Ｅに入力される。レジスタｒ４
１０〜ｒ４１３は、それぞれメモリ・リクエスタ０．１
および演算器０．１に対応して設けられている。線Ｑ４
３９上にはレジスタ番号ＧＮＩの他に、第１２図の説明
でも述べたように、レジスタ番号が有効であるかどうか
を指示する信号Ｖも含まれている。

これらの信号はレジスタｒ４１０〜ｒ４１３の内線Ｑ４
２９上にあるリソース種類２番号に対応するものにデコ
ーダｂ４３９によりリセットされる。

レジスタｒ４１０〜ｒ４１３内のレジスタ番号ＧＮ１は
、それぞれデコーダｂ４４０〜ｂ４４３のデコード入力
端子に、Ｖビットはデコーダｂ４４０〜ｂ４４３のアン
ドゲートＡ付デコーダ有効端子Ｅの一方の入力端子に入
力される。これらの端子Ｅの他方の入力端子には、それ
ぞれメモリ・リクエスタ０，１、演算器０，１からデー
タ有効信号がそれぞれ線Ｑ４６．Ｑ４６’　、Ｑ２９゜
Ｑ２９′を介して入力される。たとえば、レジスタｒ４
１０にあるＶフィールドの出力“１”がデコーダｂ４４
０のアンドゲートに入力されている条件下では線Ｑ４６
から“１”が入力されるとデコーダｂ４４０がデコード
有効状態となり、レジスタｒ４１０のＧＮフィールドの
出力がデコードされて、デコーダの出力端子０〜７のい
ずれかが“１”となり、各出力端子に接続して設けられ
たオアゲートｇ４３０〜ｇ４３７の出力線Ｑ４２０〜Ｑ
４２７のいずれかが“１”となる。この出力線Ｑ４２０
〜ｆ１４２７はベクトルレジスタＯ〜７に対応していて
、それぞれベクトルレジスタ制御回路０〜７にデータ有
効信号を供給する。

こうして、一度、レジスタｒ４１０−ｒ４１３にデータ
がセットされた後、線Ｑ４６の“１”。

“Ｏ１１の変化が、そのまま、線Ｑ４２０〜４２７のい
ずれかに伝えられる。ここで、注意したいことは、レジ
スタｒ４１０〜ｒ４１３内のレジスタ番号が異なり限り
、線Ｑ４６．Ｑ４６’　、Ｑ２９゜Ｑ２９′の信号を同
時にそれぞれ線Ｑ４２０〜１２４２７の内の対応する線
に供給することができることである。この同時供給は最
大４つのレジスタ番号に対して可能である。こうして、
４つのリソースを並列に動作させることが可能となる。

なお、Ｓ−Ｇ変換回路ｂ４０１の内、各リソースから供
給される最終ベクトルデータ信号を命令制御ユニットＵ
３により指定されるレジスタ番号に対するベクトルレジ
スタ制御回路Ｏ〜７に供給する回路部分は、第１３図の
線Ｑ４６．Ｑ４Ｇ’　。

Ｑ２９．Ｑ２９’　をそれぞれ線Ｑ４４．Ｑ４４’　。

Ｑ２６．Ｑ２６’　により置換し、線Ｑ４２０〜Ｑ４２
７を線Ｑ４３０〜Ｑ４３７により置換すれば得られる。

Ｓ−Ｇ変換回路ｂ４０４は、各リソース対応のオペラン
ド制御回路Ｏ〜３からそれぞれ線＋２５２０〜Ｑ５２３
を介して入力されるベクトルデータ送出信号を命令制御
ユニットＵ３により指定されるレジスタ番号のベクトル
レジスタへ線Ｑ５４０〜Ｑ５４３のいずれかを介して送
出する回路部分と、オペランド制御回路Ｏ〜３から線Ｑ
５１０〜Ｑ５１３を介して入力される最終ベクトルデー
タ信号を、命令制御ユニットＵ３により指定されるリソ
ース番号に対するベクトルレジスタ制御回路０〜７に線
Ｑ５３０〜２５３７を介して送出する回路部分とからな
る。前者は、第１３図において、線α４３９を線Ｑ４４
９により置換し、線Ｑ４６゜Ｑ４６’　、Ｑ２９．Ｑ２
９’　をそれぞれ、線Ｑ５２０〜Ｑ５２３により置換し
、線Ｑ４２０〜Ｑ４２７をそれぞれ＠Ｑ５４０〜Ｑ５４
７により置換することにより得られる。後者は、第１３
図において、同様に線Ｑ４５９、線Ｑ５１０〜Ｑ５１３
およびＱ５３０〜Ｑ５３７を用いることにより得られる
。Ｓ−Ｇ変換回路ｂ４０５も、回路ｂ４０４と同様に形
成されるので、詳細は省略する、なお、これらの置換後
の信号線番号を、第１３図において信号線番号Ｑ４６．
Ｑ４６’　、Ｑ２９．Ｑ２９’　、Ｑ４２０〜Ｑ４２７
の後のカッコにて示しである。

（ｖ）Ｇ−８変換回路 第１４図は、ａ−Ｓ変換回路ｂ４０２　（第１１図）の
詳細を示したものである。命令起動制御回路ｂ４００か
ら線Ｑ４２９を介してリソースの種類、番号が入力され
、線Ｑ４４９を介してレジスタ番号が入力され、線Ｑ４
１９を介してセット信号が入力される。線Ｃ４２９上の
リソースの種類、番号は、ベクトルレジスタ対応のレジ
スタｒ４２Ｑ　＝　ｒ　４２７の内、線Ｃ４４９上のレ
ジスタ番号に対応するものにセットされる。セットすべ
きレジスタの指定は、線Ｃ４４９上のレジスタ番号がデ
ータ端子に入力され、ｆｉＱ４１９上のセット信号と、
線Ｃ４４９上のレジスタ番号の有効を示す信号■をデコ
ーダｂ４４９のアンドゲートＡに入力されるデコーダｂ
４４９により制御される。レジスタｒ４２０〜ｒ４２７
の出力は、それぞれに対応したデコーダｂ４５０〜ｂ４
５７に入力されている。デコーダｂ４５０〜ｂ４５７は
、それぞれベクトルレジスタ制御回路０〜７から信号Ｌ
ＡＱ４８０〜Ｑ４８７を介してデコード有効端子Ｅに入
力されるベクトルレジスタ続出許可信号が“１″になる
と、データ入力端子より入力されているリソース種類、
番号に対応した出力端子のいずれか１つから“１”を出
力する。この結果、デコーダｂ４５０−ｂ４５７のＯ〜
３番号の出力端子にそれぞれ接続されたオアゲートｇ４
４０＝ｇ４４３のいずれかにより、線Ｑ４９０−Ω４９
３の内指定されたリソース対応の線が“１″となる。線
Ｑ４８０−ｆ１４８７のいずれかが“０”になると、デ
コーダｂ４５０〜ｂ４５７の内の対応するものがデコー
ド有効でなくなるので、線Ω４８０〜Ｑ４８７の“１ｔ
ｔ、ｎ□”が対応する信号線Ｑ４９０〜Ｑ４９３へ“１
”　ＩＪ　Ｏｎとして伝達されることになる。

なお、一度、レジスタｒ４２０〜ｒ４２７にセットされ
たリソース番号種類が相互に異なるときは、線Ｑ４８０
〜Ｑ４８７の“１”信号をそれぞれ線Ｑ４９０〜Ｑ４９
３内の対応する線に同時に供給可能であり、この同時供
給は最大４つのリソースに対して行いうる。これにより
４つのリソースの並列動作を可能にする。

なお、第１１図のＧ−８変換回路ｂ４０３は、第１４図
の信号線Ｑ４４９を線Ｑ４５９により置換し、線Ｑ４９
０〜Ｑ４９７をそれぞれ線［５００〜Ｑ５０７により置
換すれば得られる。なお、第１４図には、この置換後の
信号線番号を置換すべき信号線の番号の後にカッコをつ
けて示しである。

（ｖｉ）ベクトルレジスタ制御回路 第１５図は、ベクトルレジスタ制御回路ｂ４１０の詳細
を示したものである。他のベクトルレジスタ制御回路１
〜７も全く同一構造で、この図の線Ｑ４００，１２４１
０．Ｑ４２０．Ｃ４３０，Ｃ４６０，１２４８０がこれ
らの信号番号の後のカッコ内に記載しである線信号に置
換することにより得られる。この制御回路では、書込み
又は読出しのみの動作と、チエイニング動作（書込み、
読出しの同時動作）の３動作を行なう。

（ａ）書込みのみの動作 ベクトルレ、ジスタＯへの書込み起動指示が命令起動制
御回路ｂ４００　（第１４図）により線Ｑ４１０を介し
て伝えられると、書込み中を示すフリップフロップｆ４
２０がセットされ、アップ／ダウンカウンタ（以下Ｕ／
Ｄカウンタ）Ｃ４００がクリアされる。Ｕ／Ｄカウンタ
Ｃ４００は、Ｕ。

Ｄ端子の入力に対して次のような出力を供給する。

入　　力　　　　　　　　　出　　　力Ｕ　　　　Ｄ（
カウンタの内容） ０　　０　　　　変らず ０　　１　　　−１される １　　　０　　　　＋１される １　　　１　　　　変らず 線Ｑ４２０を介してＳ−Ｇ変換回路ｂ４０１よリデータ
有効信号が入力されると、この信号は、フリップフロッ
プｆ４２０の出力１４１１１により開かれているアンド
ゲートｇ４２０を経て、　Ｕ／ＤカウンタＣ４００のＵ
端子に入力され、カウントの内容を＋１するとともに、
そのままベクトルレジスタデータユニットＵ４１　（第
１０図）に送出される。Ｓ−Ｇ変換回路ｂ４０１から線
Ｑ４３０により、最終ベクトルデータ信号がつたえられ
ると、この信号はフリップフロップｆ４２０をリセット
し、書込み中の状態を停止するとともに、直接線Ｑ４３
０を介して命令制御ユニットＵ３（第１図）にも送出さ
れ、ＲＧ　Ｓ　Ｗ　、　ｒ　３０６　（第３図）内の書
込み用ベクトルレジスタ番号（たとえばｊ）に対応する
ビット（Ｗ　ｊ　）をリセットする。

なお、線Ｑ４３０を他のベクトルレジスタ制御回路１〜
７の対応する出力線Ｑ４３１〜Ｑ４３７と一緒に束ねた
ものが第１図の線Ｑ１５である。

（ｂ）読出しのみの動作 ベクトルレジスタＯの書込み動作が起動されていない状
態で、このベクトルレジスタの読出しの起動指示が命令
起動制御回路ｂ４００　（第１１図）より線Ｑ４００を
介して伝えられると、読出し中を示すフリップフロップ
ｆ４２１がセットされる。

フリップフロップｆ４２０はリセットされた状態にある
ので、その出力を反転ゲートｇ４５１、オアゲートｇ４
５２を介して入力され、またフリップフロップｆ４２１
の出力がへカされる。アンドゲートｇ４５３の出力線ｆ
１４８０は“１”となる。

線Ｑ４８０は読出し可能信号として、Ｇ−８変換回路ｂ
４０２　（第１１図）に供給される。したがって、命令
制御ユニットＵ３に関して説明したように、ある命令に
おいてベクトルレジスタが読出し用に使用されていると
きには、このベクトルレジスタを書込み用に用いる後続
の命令はこの読出しが終わるまで起動されない。したが
って、フリップフロップｆ４２０は、この読出しが終了
するまでセットされることはないので、線Ｑ４８０には
フリップフロップｆ４２１がリセットされるまで読出し
可能信号が送出されつづけることになる。

こうして、ベクルレジスタＯの全要素の読出しが終了す
ると、線Ｑ４６０を介してＳ−Ｇ変換回路ｂ４０４から
最終ベクトルデータ信号が入力され。

この信号によりフリップフロップｆ４２１がリセットさ
れる。

なお、線Ｑ４６０は、他のベクトルレジスタ制御回路ｂ
４１１〜ｂ４１７内の対応する信号線Ω４６１〜Ｑ４６
７と一緒にして、線Ｑ１Ｇとして、命令制御ユニットＵ
３内のＲＧＳＷ、ｒ３０６（第３図）に送られ、ベクト
ルレジスタＯの読出しが終了したことを知らせ、このレ
ジスタのビットＲ○をリセットするのに用いられる。

（ｃ）チエイニング動作 チエイニング動作は、あるベクトルレジスタに対しては
じめにある命令のために書込み動作が指示され、その動
作が終了する前に他の命令のために読出し動作が指示さ
れたときに生ずる。書込み動作が指示されても、データ
有効信号と書込みデータがリソースから到達しないと、
実際にはベクトルレジスタには書込みがおこなわれない
が、このデータ有効信号の到着と、読出し動作の指示の
時間的関係はどうでもよい。

（ｃ−１）たとえば、書込み動作が線Ｑ４１０により指
示され、フリップフロップｆ４２０がセットされ、Ｕ／
ＤカウウンタＣ４００がリセットされた後、線Ｑ４２０
からのデータ有効信号の到着前に、読出し動作が線Ｑ４
００により指示され、フリップフロップ５４２１がセッ
トされると、Ｕ／ＤカウンタＣ４００の出力に接続され
ているカウンタの内容が１以上になっていることを検出
する正検出回路ｂ４０６の出力は“０″であり、反転ゲ
ートｇ４５１の出力も“０”なので、アンドゲートｇ４
５３の出力線Ｑ４８０も“０”のままである、ここで、
あるマシンサイクルｎにおいて＄０４２０にデータ有効
信号がくると、アントゲ−トｇ　４５０を経て、Ｕ／Ｄ
カウンタＣ４００に、この信号が入り、このマシンサイ
クルｎにおいて、Ｕ／ＤカウンタＣ４００の内容は＋１
になる。すると、正検出回路ｂ４６０の出力が“１″と
なり、オアゲートｇ４５２、アンドゲートｇ４５３を経
て、線Ｑ４８０にベクトルレジスタ読出し可能信号が出
力される。ｔＱ　Ｑ　４８０は、Ｕ／ＤカウンタＣ４０
０のＤ端子に接続されており、マシンサイクル（ｎ＋１
）において次のデータ有効信号線Ｑ４２０から入ってこ
ないときには、マシンサイクル（ｎ＋１）以降ではカウ
ンタＣ４００の値は０に戻る。したがって、読出し可能
信号は線Ｑ４８０に１回のみ出力されることになる。そ
の後も、データ有効信号が間けつ的に入力される場合に
は、その都度読出し可能信号線Ｑ４８０に出力される。

一方、マシンサイクル（ｎ＋１）以降もデータ有効信号
が連続して入力されると、Ｕ端子とＤ端子に“１”が入
力されるのでカウンタＣ４００の値は変化せず“１″の
ままとなり、線Ｑ４８０には続けて“１”が出力される
ことになる。

（ｃ−２）書込み動作が線Ω４１０により指示され、フ
リップフロップｆ４２０がセットされ、Ｕ／Ｄカウンタ
Ｃ４００がリセットされた後、データ有効信号が複数マ
シンサイクルにわたり到着して、その都度Ｕ／Ｄカウン
タＣ４００がカウントアツプされて、０でない値を表示
している状態で、マシンサイクルｎにおいて読出し起動
によりフリップフロップｆ４２１がセットされると仮定
する。

Ｕ／ＤカウンタＣ４００の出力に接続されている正検出
回路ｂ４６０の出力は“′１”となっているので、ベク
トルレジスタ読出し可能信号が線Ｑ４８ｏに出力される
。線Ｑ４８０がＵ／ＤカウンタＣ４００の端子に入力さ
れているので、線Ｑ４２０からデータ有効信号が次のマ
シンサイクル（ｎ＋１）においては入力されなければ−
１され、入力されれば値は変らない。Ｕ／ＤカウンタＣ
４００の内容がＯになるまで、上記動作が繰返し行なわ
れる。読出し起動後あるマシンサイクルまでの間に′１
ｊＡＱ４８０に出力される読出し可能信号の数は、フリ
ップフロップｆ４２１がセットされる市のＵ／Ｄカウン
タＣ４００の内容と、その後Ｑ４２０から入力されたデ
ータ有効信号の数の和となる。このように、（ｃ−１）
　、（ｃ−２）のいずれの場合においてもベクトルレジ
スタに書込まれたベクトル要素数をこえては読出しがな
されないように保証される。なお、Ｕ／ＤカウンタＣ４
００の内容は、ベクトルレジスタに書込んだベクトル要
素数とそこから読出しベクトル要素数の差分を表現して
いると考えることができる。

チエイニング動作中に書込みが完了して、フリップフロ
ップｆ４２０がリセットされると、ＵＺＤカウンタの内
容は意味をもたなくなり、（ｂ）の読出しのみの動作と
同等となる。

（報）オペランド制御回路 第１６図は、オペランド制御回路０．ｂ４２０の詳細を
示したものである。他のオペランド制御回路１〜３の構
成も同じで、この図の信号線番号を、その後のカッコ内
に記した信号線番号に変更すればよい。

命令起動制御回路ｂ４００から起動信号が線悲４４０を
介して出されると、セレクタ５４１０にて、線Ｑ４６９
上の処理ベクトル長（ＶＬ）（必ず１以上であると仮定
する）が選択され、ベクトル長カウンタ（ＶＬＣＴＲ）
Ｃ４０３にセットされる。また、この起動信号によりＵ
／ＤカウンタＣ４０１，Ｃ４０２の内容がクリアされる
。さらに、フリップフロップｆ４３１がセットされて、
本オペランド制御回路０の処理が有効になってことを記
憶する。オペランド制御回路Ｏに対応するメモリ・リク
エスタ０を必要とする命令が一つのベクトルレジスタの
読出ししか必要としない場合（ここでは命令のＲ３フィ
ールドがベクトルレジスタの読出しを指定しないと仮定
する）はそれを指示する信号が命令起動制御回路ｂ４０
０から線Ｑ４５０を介して伝えられて、フリップフロッ
プｆ４３０をセットする。

ここでは、最初に、演算器Ｏを必要とする命令のＲ２，
Ｒ３フィールドともベクトルレジスタの読出しを指定し
ている場合について説明する。この場合には、フリップ
プロップｆ４３０は１０”である。線０４９０．Ｑ５０
０はそれぞれＧ−８変換回路ｂ４０２．ｂ４０３からベ
クトルレジスタ読出し許可信号をそれぞれカウンタＣ４
０１゜Ｃ４０２のＵ端子に入力する信号線で、この信号
の入力され方には、いろいろのケースがある。

各マシンサイクルごとにこれらのケースに応じた動作が
なされる。ここでカウンタＣ４０１，Ｃ４０２は、カウ
：、ｚ夕ｃ４００　（第１５図）ト同シもので、正検出
回路ｂ４６１．ｂ４６２は正検出回路ｂ４６０　（第１
５図）と同じものである。

（ａ）両方とも入力されないケース このケースはさらに、次の４つのケースがある。

（ａ−１）Ｕ／ＤカウンタＣ４０１，Ｃ４０２のいずれ
も０のとき、 （ａ−２）Ｕ／ＤカウンタＣ４０１のみ正のとき、 （ａ−３）Ｕ／ＤカウンタＣ４０２のみ正のとき、 （ａ−４）Ｕ／ＤカウンタＣ４０１，Ｃ４０２のいずれ
も正のとき、 （ａ−１）〜（ａ−３）のケース これらのケースでは、アンドゲートｇ４６１〜Ｇ４６４
のいずれの出力も“１”とはならず、何らの出力も出さ
れない。

（ａ　−４）のケース このケースはすでに、線Ｑ４９０．　＋２５００を介し
てベクトルレジスタ読出し許可信号が送られた後に生じ
る。このときには正検出回路ｂ４６０゜ｂ４６２の出力
が“１″になり前者は直接に、後者はオアゲートｇ４６
０を経てアンドゲートｇ４６４に入力される。このアン
ドゲートｇ４６４の出力（１”はオアゲートｇ４６５を
経て、アンドゲートｇ４６６に入力される。アンドゲー
トｇ４６６には、フリップフロップｆ４３１の出力“′
ｌ″が入力されている。また、アンドゲートｇ４６６に
は線Ｑ６３０．　Ｑ６３１が入力されているが、これに
ついては後述する。ここではいずれも“１″であるとす
る。アンドゲートｇ４６６の出力線０５２０らベクトル
データ送出信号が出される。出力線Ｑ５２０は、Ｕ／Ｄ
カウンタＣ４０１，Ｃ４０２のＤ端子に入力され、カウ
ンタ内容が１だけ減少される。

また、出力線Ｑ５２０は、ＶＬＣＴＲ，Ｃ４０３のセッ
ト信号として入力され、カウンタの値を１だけ減する。

すなわち、ＶＬＣＴＲ，Ｃ４０３の出力が一１減算回路
ｂ４６３に接続されて−１さ値がセレクタ５４１０に入
力されている。このときもはやセレクタ５４１０の制御
端子には、線Ｑ４４０を介して命令起動信号ができてい
ないので一１減算回路ｂ４６３の出力が選択され、ＶＬ
ＣＴＲ，Ｃ４０３にセットされる。この次の回路動作は
、Ｕ／ＤカウンタＣ４０１，Ｃ４０２（７）内容に応じ
て、また、線Ｑ４９０−１５００からのベクトルレジス
タ読出し許可信号の入力状況に応じて異なる。

なお、ベクトルデータ送出信号が線Ｑ５２０に出力され
た場合、１検出回路ｂ４６４により、ＶＬＣＴＲ，Ｃ４
０３の、１減じる前の元の内容がＬｒ　１１ｊであるこ
とが検出されると、その信号はアンドゲートｇ４６７に
てベクトルデータ送出信号とアンドがとられた後、最終
ベクトルデータ信号として、線Ｑ５１０に乗せられる。

また、この線Ｑ５１０上の信号によって、フリッププロ
ップｆ４３１、ｆ４３０をリセットする。

（ｂ）線Ｑ４９０の方のみ入力されるケース又は（ｃ）
線Ｑ５００の方のみ入力されるースいずれのケースも動
作は同様であるので、ここでは（ｂ）のケースについて
説明する。このケースでは、さらに、次の二つのケース
がある。

（ｂ−１）Ｕ／ＤカウンタＣ４０２が′Ｏ″のとき、 （ｂ−２）Ｕ／ＤカウンタＣ４０２が“正２′のとき、 （ｂ−１）のケース このときには、正検出回路ｂ４６２の出力は“０”であ
るので、アンドゲートｇ４６１〜ｇ４６４のいずれの出
力は“１″とならず、従ってオアゲートｇ４６５の出力
、アンドゲートｇ４６６の出力も“０”ではＵ／Ｄカウ
ンタＣ４０１，Ｃ４０２のＤ端子入力は“０”のままで
ある。ベクトルデータ送出信号は線Ｑ５２０には出力さ
れない、Ｕ／ＤカウンタＣ４０１のＵ端子には、線Ｑ４
９０からベクトルレジスタ読出し許可信号が入力されて
いるので、Ｕ／ＤカウンタＣ４０１は＋１される。

（ｂ−１）のケース このときには、正検出回路ｂ４６２の出力は“１”であ
るので、アンドゲートｇ４６２の出力がパ１”となり、
オアゲートｇ４６５、アンドゲートｇ４６６を経て、ベ
クトルデータ送出信号が線Ｑ　５２０　Ｌニー送られる
。ＶＬＣＴＲＣ４０３、フリップフロップｆ４３０．ｆ
４３１のリセット等の動作は（ａ−４）のケースと同一
であるので、ここでは省略する。線Ｑ５２０が“１”と
なるので、Ｕ／ＤカウンタＣ４０１，Ｃ４０２のＤ端子
はいずれも“１′″となる。Ｕ／ＤカウンタＣ４０１の
Ｕ端子には“１″が入力されているので、カウンタの内
容は変らない、Ｕ／ＤカウンタＣ４０２のＵ端子には、
′０”が入力されているので、カウンタの内容は−１さ
れる。

（ｄ）線ｆｆ１４９０．　Ｑ５００のいずれも同時に入
力されるケース このケースはさらに次の４つのケースに分けられる。

（ｄ−１）Ｕ／ＤカウンタＣ４０１，Ｃ４０２がいずれ
も０のとき、 （ｄ−２）Ｕ／ＤカウンタＣ４０１のみ正のとき、 （ｄ−３）Ｕ／ＤカウンタＣ４０２のみ正のとき、 （ｄ−４）Ｕ／ＤカウンタＣ４０１，Ｃ４０２がいずれ
も正のとき、 （ｄ−１）のケース このケースでは、線Ｑ４９０．Ｑ５００上のベクトルレ
ジスタ読出し許可信号によりアンドゲートｇ４６１の出
力信号が１”となり、この結果ベクトルデータ送出信号
が線１５２０に出力される。Ｕ／ＤカウンタＣ４０１，
Ｃ４０２のＵ端子は“１”であり、Ｄ端子も線Ｑ５２０
上のＬＬ　Ｉ　Ｐ＋が入力されるのでカウンタの内容は
かわらない。

ＶＬＣＴＲ，Ｃ４０３の制御等の動作は（ａ−４）のケ
ースの説明と同一である。

（ｄ−２）、（ｄ−３）のケース この両ケースの動作は同様であるので、（ｄ−２）のケ
ースについて述べる。

（ｄ−２）のケースでは、Ｕ／ＤカウンタＣ４０１のみ
内容が正であるから、正検出器路ｂ４６０１のみ内容が
正であるから、正検出器路ｂ４６１の出力が“１″とな
り、アンドゲートｇ４６１およびｇ４６３の出力が“１
”となる、従互たオアゲートｇ４６５、アンドゲートｇ
４６６を経て、線Ｑ５２０に、ベクトルデータ送出信号
が送出されることになる。ＶＬＣＴＲ，Ｃ４０３等の制
御は、（ａ−４）のケースと同一なので、説明は省略す
る。Ｕ／Ｄカウンタｃ４０１．Ｃ４０２の内容は、（ｄ
−１）のケースでの動作と同様なので変化しない。

（ｄ−４）のケース このケースでは、Ｕ／ＤカウンタＣ４０１，Ｃ：４０２
の内容は正であるから、正検出回路ｂ４６１、ｂ４６２
の出力が（＃　Ｉ　ＩＦとなり、アンドゲートｇ４６１
〜ｇ４６４のすべての出力が１”となる、以下の動作は
（ｄ−２）のケースと同様で、ベクトルデータ送出信号
が線Ｑ５２０に送出される。Ｕ／ＤカウンタＣ４０１，
Ｃ４０２の内容は同様に変化しない。

以上の動作の説明かられかるように、Ｕ／ＤカウンタＣ
４０１，Ｃ４０２は２つのオペランド（ベクトルデータ
）の送出に関し同期をとる役割を果たす、一方のみしか
ベクトルレジスタ続出し許可信号がこないときには、そ
れをカウンタ記憶しくカウンタ＋１する）、それを取り
出すとカウンター−１していく、ベクトルレジスタ読出
し許可信号が同時に到着したときにはカウンタの内容は
変化しない。

次に、オペランドを一方しか使用しない場合について説
明する。この場合には、オペランド制御回路の起動時に
、オペランドを一方しか使用しないことを示すフリップ
フロップｆ４３０がセットされる。この出力は、正検出
回路ｂ４６２の出力に接続されるオアゲートｇ４６０の
もう一方の入力端子に入力され、オアゲートｇ４６０の
出力をＵ／ＤカウンタＣ４０２の内容の如何にかかわら
ず“１″としてしまう。こうすると、線Ｑ４９０から入
力されるベクトルレジスタ読出し許可信号のみによって
、先と同様に、ベクトルデータ送出信号が作成される。

なお、第１６図中に示した線Ｑ６３０は、ベクトルデー
タ送出信号の送出を許可するベクトルである。これは、
たとえば、演算器に対し、一定間隔以上はなしてベクト
ルデータ（従ってデータ有効信号）を送出したいとき（
たとえば演算器が連続してデータを受取ることができな
いとき）に使用される。この場合には、この許可信号は
オペランド制御回路内で作成される。たとえば、データ
有効信号によってリセットされ、データ有効信号から一
定時間後にセットされるフリップフロップの出力がこの
許可信号となる。また、メモリ・リクエスタに送出する
ベクトルデータを一時停止するとき（主記憶格納がまた
されるとき）などにも使用される。この場合には、この
許可信号は主記憶制御ユニットＵｌ（第５図参照）、ま
たはメモリ・リクエスタにて作成される。線ｕ６３０に
て、ベクトルデータ送出が不許可のとき、線Ｑ４９０゜
Ω５００から入力されるベクトルレジスタ読出し許可信
号はＵ／ＤカウンタＣ４０１，Ｃ４０２に入力されてカ
ウンタが更新される。線Ｑ６３０から許可信号が入力さ
れると、線Ｑ４９０．Ｑ５００から信号の入力がなくて
も、Ｕ／ＤカウンタＣ４０１、Ｃ４０２の内容が正であ
るため、アンドゲートｇ４６４の出力が′１”となって
、ベクトルデータ送出信号が線ｆｌ　５２０に出される
ことになる。同時に、Ｕ／ＤカウンタＣ４０１，Ｃ４０
２は−１される。

また、タイミング制御回路ｂ４６５はベクトルデータ送
出信号の送出タイミングを制御する回路である。第１８
図の説明にて詳述するように、ベクトルレジスタに対し
読出し書込みをみかけ上回時に行なうために各ベクトル
レジスタを二つのメモリ素子にて構成し、各メモリ素子
に対して読出し書込みを交互に行なう。すなわち、ある
メモリ素子に書込みを行なうときには、もう一方のメモ
リ素子は読出しを、次のサイクルにはその逆を行なうと
いうように制御する。従って、書込みを行なっているメ
モリ素子に対しては同時に読出しを行なうことはできな
いので、そのサイクルは読出しを待たせ、次のサイクル
にて読出すように制御する必要がある。このために、ベ
クトルデータ送出信号の送出を一旦またせるように制御
する。この役割を相当するのがタイミング制御回路ｂ４
６５で、次のサイクルでは、ベクトルデータ送出信号を
送出してはならないと判断されると、タイミング制御回
路ｂ４６５は出力線Ｑ６３１をを“０″としてアンドゲ
ートｇ４６６の出力を抑止する。

具体的には、タイミング制御回路ｂ４６５は、次のよう
な動作をする。すなわち、あるマシンサイクルにベクト
ルデータ送出信号が入力されると、次のマシンサイクル
、その２サイクル、４サイクル・・・・・・後のマシン
サイクルに“１”を出力する。

１サイクル、３サイクル・・・・・・後のマシンサイク
ルには“０′″を出力する。このタイミングを第１７図
に示す。連続してベクトルデータ送出信号が入力される
と、次のマシンサイクルは“１”が出力されることから
、タイミング制御回路ｂ４６５から連続して“１”が出
力されることに注意されたい。

本実施例においては、オペランド制御回路は、２つのベ
クトルレジスタの読出し可能信号を入力した場合につい
て述べているが、３つ以上のベクトルレジスタの読出し
可能信号を入力して、ベクトルデータ送出信号を作成す
ることも同様に容易に実現できる。

（ｉ）ベクトルレジスタデータユニット第１８図におい
て、８個のベクトルレジスタの各々はそれぞれベクトル
レジスタ回路ｂ４７０〜ｂ４７７中にある各ベクトルレ
ジスタは、その容量が大きいために、メモリ素子にて構
成される。

メモリ素子は、アドレスを与えて、その個所にデータを
書込むか、または、その個所のデータを読出すが、同時
に異なるアドレスについて読出し、書込みを行なうこと
はできない、チエイニング動作を実現するには、あるベ
クトル要素を書込み、同時に他のベクトルデータを読出
す必要があるので、本実施例では、１つのベクトルレジ
スタに対し２つのメモリ素子ｍ４００．ｍ４０１にて二
つのベクトルレジスタを構成し、これらに対して交互に
読出しと書込みを行なう。こうすると異なるアドレスに
対し同時に読出しと書込みを行うことができる。

ベクトル要素の番号付けは偶数番目のベクトル要素と、
奇数番目のベクトル要素がそれぞれ同一のメモリ素子に
なるように配置されるとする。

以下に動作の詳細を説明する。ここではベクトルレジス
タ０に対する書込みおよび読出しについて説明するが、
他のベクトルレジスタへの動作についてもまったく同様
である。

命令が起動されると、ベクトルレジスタ制御ユニットＵ
４０中の命令起動制御回路ｂ４００　（第１２図）より
、Ｓ−Ｇ変換回路ｂ４８０、Ｇ−８変換回路ｂ４８１．
ｂ４８２にリソース種類、番号が線Ｑ４３９を介して、
書込みベクトルレジスタ番号が線４３９を介して、書込
みベクトルレジスタ番号（２つオペランドがあるので双
方の番号）が線Ｑ４４９．Ｑ４５９を介して、以上のセ
ラ（へ信号が１ｌＱ４１９を介して送られてきて、Ｓ−
Ｇ変換回路ｂ４８０、Ｇ−８変換回路ｂ４８１．ｂ４８
２中にセットされる。Ｓ−Ｇ／Ｇ−３変換回路ｂ４８０
．ｂ４８１．ｂ４８２は第１３図、第１４図にて説明し
たものと同一である。

ベクトルレジスタ０への書込みは、次のように動作する
。まず、ベクトルレジスタＯへの書込み開始を指示する
信号が、線Ｑ４１０を介して命令起動制御回路ｂ４００
より送出されてくる。この信号によって書込みアドレス
カウンタＣ４１１を０にクリアする。書込みアドレスカ
ウンタＣ４Ｌ１の出力は、セレクタ３４２０，５４２１
に入力される。セレクタ８４２０，５４２１の他の入力
は読出しアドレスカウンタＣ４１０の出力であり、これ
らのセレクタの制御端子にはそれぞれタイミング制御回
路ｂ４８２の出力およびそれを反転ゲートｇ４８０で反
転した出力が入力される。タイミング制御回路ｂ４８２
は、１マシンサイクルごとに出さ−れるクロックをトリ
ガタイプフリップフロップ（図示せず）にて受信するよ
うに構成されており、１マシンサイクルごとに“０”と
“′１”を交互に出力する。従って、タイミング制御回
路ｂ４８２は、これらのセレクタを、セレクタ５４２０
にて、読出しアドレスカウンタＣ４１０の出力を選択す
るときには、セレクタ５４２１では、書込みアドレスカ
ウンタｃ４１１の出力を選択し、次のマシンサイクルで
は、その逆を選択するように制御する。セレクタ５４２
０の出力がメモリ素子ｍ４００のアドレスとして、セレ
クタ５４２１の出力がメモリ素子ｍ４０１のアドレスと
して与えられる。さて、演算器０，１またはメモリ・リ
クエスタ０．１から線［４５，ｆ１４５’　、Ｑ２９゜
Ｑ２９′を介して書込みデータがＳ−Ｇ変換回路ｂ４８
０に到着すると、このデータはＭ、ｍ４２９で指定され
たリソースから線Ｑ４３９で指定されたベクトルレジス
タに対応するベクトルレジスタ回路ｂ４７０〜ｂ４７７
のいずれかに入力されるゆここでは、ベクトルレジスタ
Ｏに書込むとしているので、回路ｂ４７０に入力される
。書込みデータは、回路ｂ４７０の入口に設けられたレ
ジスタＶＲＩＲＥ、ｒ４３０．ＶＲＩＲＯ，ｒ４４０に
ＶＲＩＲ入力制御回路ｂ４８４の指示により、交互にセ
ットされる。ＶＲＩＲ入力制御回路ｂ４８４には、デー
タ有効信号Ｑ４２０が入力され、データ有効信号Ｑ４２
０が入力され、データ有効信号の偶数番目、奇数番目ご
とにそれぞれＶＲＩＲＥ、ｒ４３０．ＶＲＩＲＯ，ｒ４
４０にそれぞれデータをセットするように制御する。書
込みを行なうべきサイクルが２つのメモリ素子ｍ４００
゜ｍ４０１に交互に割当てられており（詳細後述）、任
意サイクルに、任意のベクトル要素に書込みを行なうこ
とはできず、１サイクル待たされることがあり、このと
きに、同じベクトルレジスタ回路ｂ４７０に次の書込み
データが到着することが慰るので、２つのレジスタＶＲ
ＩＲＥ、ＶＲＩＲＯを設け、相続く二つの書込みデータ
に異なるメモリ素子ｍ４００．ｍ４０Ｌに書込めるよう
にした。

書込みの指示は、ベクトルレジスタ制御回路Ｏ１（第１
４図）から線Ｑ４２０を介して入力されるデータ有効信
号によりなされる。この信号は、書込みタイミング制御
回路ｂ４８３に入力される。

回路４８３は偶数番目／奇数番目の書込み指示に従って
２マシンサイクル間保持した信号第１９図に示すような
タイミングで２本出力し、この出力はそれぞれアンドゲ
ートｇ４８１．ｇ４８２に入力される。一方、これらの
アンドゲートには、タイミング制御回路ｂ４８２の出力
、およびそれを反転ゲートｇ４８０で反転させた出力が
入力され、その出力がそれぞれメモリ素子ｍ４００　、
　ｍ４０１の書込み有効信号となる。書込みアドレスカ
ウンタｃ４１１は次のアドレスをさすように＋１回回路
４８１を経て＋１される。この制御はアンドゲートｇ４
８１．ｇ４８２の出力をオアゲートｇ４８でオアした出
力により行なわれる。なお、書込みはメモリ素子ｍ４０
０．ｍ４０１に交互に書いていくので、書込みアドレス
カウンタＣ４１１は、メモリ素子ｍ４００．ｍ４０１の
双方に書込んだ後に＋１すればよいことになるが、ここ
では、書込みアドレスカウンタの下１ビットを無視した
値を書込みアドレスとして、セレクタ５４２０゜５４２
１に入力される。これは、読出しアドレスカウンタｃ４
１０についても同様である。以上述べたように、ベクト
ル要素はメモリ素子ｍ４００゜ｍ４０１に交互に書込ま
れていく。以上の動作のタイムチャートにして第１９図
に示す。

ベクトルレジスタＯからの読出しは、次のように動作す
る。最初に、ベクトルレジスタ０からの読出し開始を指
示する信号が、線Ｑ４００を介して命令起動制御回路ｂ
４００より送出されてくる。

この信号によって、読出しアドレスカウンタＣ４１０を
クリアする。最初は、読出しアドレスカウンタｃ４１０
はＯにクリアされているので、セレクタ５４２０，５４
２１を経て、アドレスがメモリ素子ｍ４００．ｍ４０１
に与えられ、０番地のデータが読出されて、セレクタ５
４２２に入力される。セレクタ５４２２の制御端子には
、タイミング制御回路ｂ４８２の出力を反転ゲートｇ４
８０で反転した出力が入力され、いずれのメモリ素子か
ら読出されたデータを選択するかが指示されてメモリｍ
４００のよみ出しサイクルにはメモリｍ４００の出力を
、次のサイクルにはメモリｍ４０１の出力と交互に選択
するように制御される。

これによって選択されたデータは、レジスタ（ＶＲＯＲ
）ｒ４５０にて一旦セットされた後、Ｇ−８変換回路ｂ
４８１．ｂ４８２により、リソース対応のデータに変換
され、たとえば演算器０への被演算数のデータならば、
線［４１によって、演算器０へ送出される。メモリ・リ
クエスタへのデータ（主記憶への格納データ）は１つで
よいのでＧ−８変換回路を１つ使用すればよい。ここで
は回路ｂ４８１にて、Ｇ−３変換を行なうようにしてい
る。ベクトルデータのうち１ベクトル要素を送出するご
とに、ベクトルレジスタ制御ユニットＵ４０より、ベク
トルレジスタの読出しアドレスカウンタｃ４１０の更新
信号が、線Ｑ４７０を介して送出される。これによって
、読出しアドレスカウンタｃ４１０が１ずつ更新される
。更新は、カウンタｃ４１０の出力を＋１加算回路ｂ４
８０を経てカウンタｃ４１０の入力に戻すことによって
行なう。

以上述べてきたように、ベクトルレジスタユニットでは
、リソースに供給するベクトルデータの読出し、および
リソースから送出されてくるベクトルデータの格納を行
なう。ここでリソースに供給するデータは、演算には２
つの必要なので、２つのベクトルデータを揃えてから送
出しなければならない。しかも、チエイニング動作によ
って、各ベクトルレジスタに不等間隔で格納される任意
の２つのベクトルレジスタ上のベクトル要素について、
２つともデータが揃ったことを確認した上で、読出す必
要がある。このために、ベクトルレジスタの各々が、読
出し可能か否かを検出する回路と、リソース対応に、２
つのデータが読出し可能を横比する回路を設け、読出し
可能のときはじめて、ベクトルレジスタからデータを読
出す（実際には、すでにデータが読出されており、その
読出しのために、読出しアドレスカウンタを更新する）
。

■　メモリ・リクエスタ メモリ・リクエスタＯの回路の詳細を第２０図に示す。

メモリ・リクエスタの動作は、命令起動時の初期化動作
、主記憶からの読出し動作、主記憶への格納動作の３つ
に分けられる。

（ｉ）命令起動時の初期化動作 第２０図において、命令制御ユニットＵ３により、線Ｑ
１０を介して命令起動信号が、線＋２１３を介して、リ
ソース種類、番号が線Ｑ１１を介して、命令コードが、
線Ｑ１２を介してレジスタ番号が、線Ｑ１４を介して、
処理ベクトル長が送られてくる。線ｆｉｌａ上のリソー
ス種類、番号は、デコーダｂｌｏｏでデコードされ、自
メモリ・リクエスタであることが指定されていると、デ
コーダｂｌｏｏより１′″が出力され、線Ｑ１０上の命
令起動信号とともに、アンドゲートｇ１００に入力され
、その出力線Ω１００に“１″が出力される。線Ｑ１０
０はフリップフロップｆ１００に入力されてフリップフ
ロップをセットするとともに、レジスタＭＩＲ，ｒ１０
０．ＭＧＲ，ｒｌｏｌのセット端子に入力されて、それ
ぞれ、命令コード、およびレジスタ番号をＭＩＲ，ＭＧ
Ｒにセットする。また線Ｑ１００はセレクタ５１０３の
制御端子に入力されて、線Ｑ１４上の処理ベクトル長を
選択し、処理ベクトル長カウンタ（ＭＶＬＣＴＲ）、ｃ
ｌｏｏに処理ベクトル長にセットする。ＭＶＬＣＴＲ，
ｃｌｏｏのセット端子にも、線Ｑ１００が接続されてい
る。以上で初期化動作を終了する。

（…）主記憶から読出し動作 主記憶からの読出し動作であることは、命令コードがセ
ットされているＭＩＲ，ｒｌｏｏの出力をデコーダｂｌ
ｏｌでデコードすることによって知る。デコーダｂ１０
１の出力線Ｑ２０は主記憶制御ユニットＵｌ（第１図参
照）に送られて、読出しか、格納かの動作指定をすると
ともに、セレクタ５１０４，５１０５，５１０６，５１
０７の制御端子に入力され、それぞれのセレクタの１１
　ｐ　１１と記入されている側を選択する。なお、主記
憶への格納がＭＩＲ，ｒｌｏｏにて指定している場合に
は、セレクタの“Ｓ”と記入されている側を選択する。

ベクトルアドレスレジスタＵ５、およびベクトルアドレ
ス増分レジスタＵ６（第１図参照）の出力がそれぞれ線
Ｑ１８．線０１９に介してそれぞれセレクタ５ｌｏｏ、
５ｌｏｌに入力されて、レジスタ番号がセットされてい
るＭＧＲ，ｒｌｏｌの出力により指定されたベクトルア
ドレスレジスタＵ５、およびベクトルアドレス増分レジ
スタＵ６の内容が選択され、さらに、ベクトルアドレス
はセレクタ５１０２を経て作業用ベクトルアドレスレジ
スタ（ＷＶＡＲ）ｒ　１００、および作業用ベクトルア
ドレス増分レジスタ（ＷＶＡＩＲ）ｒｌｌｌにセットさ
れる。両レジスタへのセットは、フリップフロップｆ１
００の出力線Ｑ１０１により制御される。また、セレク
タ５１０２の制御端子にも線Ｑ１０１が接続され、セレ
クタｓｌｏ。

の出力を選択するように制御する。ベクトルアドレスＷ
ＶＡＲ，ｒｌｌｏにセットされると、線Ω２１により、
主記憶制御ユニットＵｌ（第１図）に最初のベクトル要
素アドレスが送られる。同時に、ＭＶＬＣＴＲ，ｃｌｏ
ｏの出力に接続された非零検出回路ｂ１０４より（処理
ベクトル長として１以上がＭＶＬＣＴＲ）にセットされ
ているとすると）“１″が出力され、セレクタ５１０７
を経て、線ｆ１２３によりアドレス有効信号として、主
記憶制御ユニットＵ１により送られる。線Ｑ２３はまた
、ＭＶＬＣＴＲ，ｃｌｏｏの制御端子軸入力されて、Ｍ
ＶＬＣＴＲ，ｃｌｏｏの内容を一エする。１減じた値は
ＭＶＬＣＴＲ，ｃｌｏ。

の出力に接続された１減算回路ｂ１０３により作成され
、セレクタ５１０３を経て、ＭＶＬＣＴＲ。

ｒｌｏｏに入力される。さらに、１１　Ｒ２３は、ＷＶ
ＡＲ，ｒｌｌｏの制御端子にも入力され、ＷＶＡＲ，ｒ
ｌｌｏと、ＷＶＡＩＲ，ｒｉｌｌの内容を加算器ｂ１０
２で加算した結果を、セレクタ５１０２を経て再びＷＶ
ＡＲ，ｒｌｌｏにセットするように制御する。これによ
って、次のベクトル要素アドレスがＷＶＡＲ，ｒｌｌｏ
にセットされたことになる。これを次々と繰返して、ベ
クトルアドレスを求めてはアドレス有効信号（線Ｑ２３
）とともに、主記憶制御ユニットＵ１に線Ｑ２１を介し
て送出し、主記憶の読出し動作が行なわれる。

主記憶での読出し動作が完了すると、主記憶制御ユニッ
トＵ１より＠Ｑ　２４を介して読出しデータが、線Ｑ２
５を介して、データ有効信号が返される。線１２４上の
読出しデータは、セレクタ５１０５を経て、データレジ
スタＤＲ，ｒ１２０に入力され、線２２５がセレクタ５
１０４を経て、ＤＲ，ｒ１２０のセット端子に入力され
て、読出しデータが、ＤＲ，ｒ１２０にセットされ、そ
の出力が線Ｑ２９を介して、ベクトルレジスタデータユ
ニットＵ４１（第１０図）に送られる。また、線Ｑ２５
上のデータ有効信号はフリップフロップ、ｆ１０２に一
旦セットされ、線１２３０により、ベクトルレジスタ制
御ユニットＵ４０に送られる。

ＭＶＬＣＴＲ，ｃｌｏｏが減算していき、内容が“１”
になると、１検出回路ｂ１０５によって、最終ベクトル
要素であることが検出され、線Ｑ３２によって、最終レ
ジスタデータ信号が、主記憶制御ユニットＵ１にベクト
ルアドレス（線Ｑ２１）、アドレス有効信号（線Ｑ２３
）とともに送出され、線Ｑ３３によって、読出しデータ
と同期して戻される。線Ｑ３３上の最終ベクトルデータ
信号は、フリップフロップｆ１０３にて一旦セットされ
、セレクタ５１０６を経て、線Ｑ２６により、ベクトル
レジスタ制御ユニットＵ４　（第１０図）に送られたが
、ＭＶＬＣＴＲ，ｃ　１００（７）内容は、１減算回路
ｂ１０３を経て０”になると、非零検出回路ｂ１０４は
“Ｏ”を出力し、アドレス有効信号の送出が停止される
。以上で、ベクトルデータの読出し動作が終了する。

（ｉｉｉ）ベクトルデータの格納動作 ベクトルデータの格納においては、まず、格納できるこ
とを指定する信号が、線Ｑ２０を介して主記憶制御ユニ
ットＵ１に送られる。この信号はＭＩＲ，ｒｌｏｏの内
容をデコーダｂｌｏ１でデコードすることにより作成さ
れる。格納すべきデータの主記憶アドレスの送出は、読
出し動作とまったく同じである。すなわち、ベクトルア
ドレスレジスタおよびベクトルアドレス増分レジスタ中
の指定された１つがセレクタ５ｌｏｏ、５ｌｏ１により
選択されて、それぞれＷＶＡＲ，ｒｌｌｏ。

ＷＶＡＩＲ，ｒ１２０にセットされる。ＷＶＡＲ。

ｒｌｌｏの出力線Ｑ２１により主記憶制御ユニットＵ１
にベクトルアドレスが送られることも読出し動作と同様
である。

格納されるデータは、線Ｑ２７により、データ有効信号
（線ｆ１２８上）とともに、ベクトルレジスタユニット
Ｕ４より送られてくる。ベクトルデータはセレクタ５１
０５を経て、ＤＲ，ｒ１２０にセットされる。ＤＲ，ｒ
１２０へのセットの制御は、線Ｑ２Ｂ上のデータ有効信
号をセレクタ５１０５を経てＤＲ，ｒ１２０のセット端
子に入力することにより行なう、線Ｑ２Ｂ上のデータ有
効信号はまた、フリップフロップ、ｆ、１０１にも入力
され、一旦セットされた後、その出力は、セレクタ５１
０７を経て、線Ｑ２３によりＤＲ，ｒ１２０上の格納す
べきベクトルデータとともに主記憶制御ユニットＵ１へ
おくられる。これによって、主記憶制御ユニットは、主
記憶への書込み動作を行なう。線Ｑ２３上のアドレス有
効信号は、ＷｖＡＲ，ｒ　１１０のセット端子に入力さ
れて、ＷｖＡＲ，ｒ　１１０の更新に使用されることは
読出し動作と同様である。以上のようにして、ベクトル
レジスタユニットから格納すべきデータとデータ有効信
号が送られてくるたびに、そのアドレスを付して主記憶
制御ユニットへ送出すると同時に、ＷＶＡＲ，ｒｌｌｏ
を更新して、次のベクトルデータの格納にそなえる。こ
れを、ベクトルレジスタユニットからデータが送られて
くる限り繰返し行なう。

なお、格納動作においては、Ｍ　Ｖ　Ｌ　ＣＴ　Ｒ、ｃ
ｌｏｏは、読出し動作と同様に動作はするが、意味はも
たない。最終ベクトルデータ信号が線［３２により主記
憶制御ユニットにおくられても、格納動作時は無視され
る。

■　演算器 第２１図は、演算器０の概略を示したものである。演算
器１も同一構造である。本実施例においては、演算回路
ｂ２１０〜ｂ２１３はすでに公知のごとく、各々への入
力に対する部分演算を演算制御回路ｂ２０１〜ｂ　２０
４の制御の下で行なうものである。ここで、パイプライ
ン演算は４つのステージに分けて実行されると仮定して
いるが、このステージ数に特に制限はない。又、演算器
０゜１は命令で指定される各種の演算を行いうるちのと
する。本実施例においては、入力オペランドとしてベク
トルデータ、およびそのデータ有効信号が入力されると
、パイプライン・ステージによって演算され、結果のベ
クトルデータと、データ有効信号が同期して出力される
こと、最終ベクトルデータ信号が入力されたときには、
この信号もデータ有効信号と同期して出力されることが
特長である。

動作の概略を以下に説明する。

命令制御ユニットＵ３より線Ｑ１０を介して命令起動信
号がアンドゲートｇ２００に入力され、ａＱ１３を介し
てリソース種類９番号がデコーダｂ２００に入力され、
線Ｑ１１を介して命令コードがレジスタｒ２００に入力
される。デコーダｂ２００の出力は、それへの入力が自
演算器に対するものであるときに、“１″となり、アン
ドゲートｇ２００を介してレジスタＡ　Ｉ　Ｒ，ｒ　２
００に線Ｑｌｌ上の命令コードのセットを指示する。

ＡＩＲ，ｒ２００の出力は、演算制御回路ｂ２０１〜ｂ
２０４に入力されて、各ステージにおける演算回路ｂ２
１０−ｂ２１３の動作を制御する。

一方、ベクトルレジスタユニットから、演算すべきベク
トルデータが線Ｑ４３により送出されてくると、ベクト
ルデータはレジスタｒ　２１０　ｖ　ｒ２２０に、デー
タ有効信号はフリップフロップｆ２００にセットされる
。データ有効信号（Ｑ４３）はレジスタｒ２１０．ｒ２
２０へのセット信号としても使用される。レジスタｒ２
１０．ｒ２２０上の内容は、演算回路ｂ２１０にて演算
されて、次のサイクルにはレジスタｒ２１１．ｒ２２１
に中間結果がセットされる。レジスタへのセットはフリ
ップフロップｆ２００の出力が使用され、この出力はま
たフリップフロップｆ２１０に伝えられる。同様に、レ
ジスタｒ２１１．ｒ２１２の出力は、演算回路ｂ２１１
に入力されて演算を行ない、次のサイクルには、レジス
タｒ２１２．ｒ２２２に中間結果がセットされる。これ
と同期して、フリップフロップｆ２０１の出力は、フリ
ップフロップｆ２０２に移される。以下、これを繰返し
て、演算回路ｂ２１２、レジスタｒ２１３、演算回路ｂ
２１３とデータが移動するとともに演算が進行し、最終
結果がレジスタｒ２１４にセットされる。データ有効信
号もフリップフロップｆ２０２からフリップフロップｆ
２０３、フリップフロップｆ２０４と移される。演算結
果と、そのデータが有効であることを示すデータ有効信
号は、それぞれ、線Ｑ４５と線Ｑ４６により、ベクトル
レジスタユニットに戻される。

演算すべきデータがレジスタｒ２１０．ｒ２２０から、
レジスタｒ２１１．ｒ２２１に移されると、次の演算す
べきデータがレジスタｒ２１０゜ｒ２２０にセットされ
ることは、一般のパイプライン演算器と同様である。

最終ベクトルデータ信号線Ｑ４０により、フリップフロ
ップｆ２１０に入力されると、レジスタへのセットと同
様にして、フリップフロップｆ２１０にセットされる。

データ有効信号が、フリップフロップｆ２００−ｆ２０
４を移動するのと同期して、最終ベクトルデータ信号が
フリップフロップｆ２１０−ｆ２１４を移動し、線Ｒ４
４４ｍ出力され、ベクトルレジスタユニットＵ４に戻さ
れる。

以上述べたように、本発明における演算器ではベクトル
データと、データ有効信号が同期して入力され、データ
有効信号のパイプラインステージを移動するのと同期し
て、データが演算され、結果がデータ有効信号と同期し
て出力されることが特長である。最終ベクトルデータ信
号についても同様である。

（５）まとめ 以上述べたごとく、本発明によれば、先行命令の開始タ
イミングに関係なしこれとチエインする後続命令の実行
開始を実現でき、チエイニング動作をより頻繁に実現で
きる。また、ベクトルデータが間欠的な場合にもこの効
果を達成しうる。

【図面の簡単な説明】

第１図は、本発明によるベクトルプロセッサの概略構成
図、第２図は、本発明にて使用する各種レジスタの形式
を示す図、第３図は、命令制御ユニットの詳細を示す図
、第４図は、命令キューの詳細を示す図、第５図は、リ
ソース使用チエツク回路の詳細を示す図、第６図ａは、
レジスタ使用チエツク回路の詳細を示す図、ｂはチエツ
ク条件を示す図、第７図は、レジスタ競合チエツク回路
の詳細を示す図、第８図は、命令制御ユニットの変形例
を示す図、第９図は、第８図のｂ３９４の旧 詳細ブロック図、第１０瑣は、ベクトルレジスタユニッ
トの構成を示す図、第１１図は、ベクトルレジスタ制御
ユニットの詳細図、第１２図は、命令起動制御回路の詳
細を示す図、第１３図は、Ｓ−Ｇ変換回路の詳細を示す
図、第１４図は、Ｇ　−８変換回路の詳細を示す図、第
１５図は、ベクトルレジスタ制御回路の詳細を示す図、
第１６図は、オペランド制御回路の詳細を示す図、第１
７図は第１６図のタイミング制御回路の動作のタイムチ
ャート、第１８図は、ベクトルレジスタデータユニット
の詳細を示す図、第１９図は第１８図の回路のタイムチ
ャート、第２０図は、メモリ・リクエスタの詳細を示す
図、第２１図は、演算器の詳細を示す図である。 第４　同 ′＄Ｊ　　羽 （Ｌ） （濾）ルー　Ｇ７Ｊ１ 亥、　Ｌン）ケア 第ブ呂 へ７Ｆｋしｗｙ、ｉ　７−７３−ｍ　ＩｒＵｌａＪ”＋
禰）　　　　ノ！、、　　　　シ〕 ！　　Ｗや　吠 ・・＼　　（〈　１話 ｙ　　　　渇　　　　嶋 乎７．？Ｔ□

Claims (1)

1. 【特許請求の範囲】 １、記憶装置と、 それぞれが複数のベクトル要素を保持し、それぞれ、書
   込み動作と読み出し動作とを並列に実行でき、プログラ
   ム命令で指定可能な複数のベクトルレジスタの群と、 該ベクトルレジスタ群から読み出された複数のベクトル
   要素に順次受信するかあるいは該ベクトルレジスタ群に
   、書込むべき複数のベクトル要素を順次供給するかのい
   ずれか一方を少くともそれぞれ行う複数のリソースであ
   って、該ベクトルレジスタから読み出された複数のベク
   トル要素に対して演算を施し、演算の結果として得られ
   る複数のベクトル要素を該ベクトルレジスタに順次供給
   する少くとも一つのベクトル演算手段を該複数のリソー
   スの一つとして有するものと、 命令を解読し、解読した命令の実行開始を指示する命令
   制御手段であって、先に実行開始指示された第１の命令
   によりベクトル要素書込みのために指示されたベクトル
   レジスタと同じベクトルレジスタをベクトル要素の読出
   しのために指定する第２の命令実行開始を、該第１の命
   令の実行開始タイミングに無関係に指示することができ
   るものと、 該命令制御手段により実行開始された命令により指定さ
   れたベクトルレジスタから順次ベクトル要素を読み出し
   、該命令の実行に必要な一つのリソースに供給し、ある
   いは、該命令の実行に必要な一つのリソースから順次供
   給される複数のベクトル要素に該命令により指定された
   ベクトルレジスタに順次書込む実行制御手段とを有し、
   該実行制御手段は、各ベクトル要素を次に読み出すべき
   時点において、各ベクトル要素がすでに書き込まれてい
   るか否かに応じて各ベクトル要素の読み出しを制御する
   ことにより、該第１の命令による全ベクトル要素の書き
   込み完了前から該第２の命令のためのベクトル要素の読
   み出しを実行するものであるデータ処理装置。