JPS6152512B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明は、プログラム制御のデジタル計算機、
特にベクトル演算を高速で実行するのに好適なデ
イジタル計算機（以下これをベクトルプロセツサ
とよぶ）に関する。 〔従来技術〕 科学技術計算に頻繁に現れる大形行列計算など
の高速処理用にベクトルプロセツサが考案されて
いる。 特に、複数個のパイプライン演算器の高速性を
有効に発揮し、演算データの転送能力を向上させ
るため、ベクトル・レジスタとチエイニング機能
を有するベクトルプロセツサが提案されている
（米国特許4128880号）。 A.従来の装置ではチエイニングについて次の問
題点がある。このことをベクトル演算の簡単な例
を挙げて説明する。 FORTRAN文 DO 10 Ｉ＝１，Ｌ 10 Ｙ（Ｉ）＝Ａ（Ｉ）＋Ｂ（Ｉ）＊Ｃ（Ｉ） この処理を、ベクトル命令の形式に表現すると 1.Vector Load VR0←Ａ 2.Vector Load VR1←Ｂ 3.Vector Load VR2←Ｃ 4.Vector Multiply VR3←VR1 ＊VR2 5.Vector Add VR4←VR0 ＋VR3 6.Vector Store VR4→Ｙ ここでVRiはｉ番目のベクトルレジスタを表わ
す。各ベクトル命令は、演算、データ転送を、エ
レメントＬ個分、繰り返して実行する。 上例では、最終結果を求める前の中間結果であ
るベクトルＢとＣの乗算結果をベクトルレジスタ
VR３へ一時的に格納して、これとベクトルＡと
の加算結果Ｙのみを主記憶にしている。一般的
に、ベクトルレジスタを備えるベクトルプロセツ
サでは、演算の中間結果のベクトルを一時的にベ
クトルVR１へ格納し、最終結果ベクトルのみを
主記憶装置へストアする。これにより、実質的に
主記憶装置との間のデータ転送回数が減少する。
したがつてベクトルレジスタの書込み読出し動作
を高速化すれば、これに比べ主記憶装置のアクセ
ス能力は比較的に低くても、演算に必要なデータ
転送能力を十分確保することが可能である。 ところで、上例の第４と５のベクトル命令に着
目してみると、先行命令４の乗算結果を格納する
ベクトルレジスタVR３は、後続のベクトル加算
命令５のオペランドを読出すべきベクトルレジス
タにもなつている。もし、第４のベクトル乗算命
令により、Ｌ個の結果が全てベクトルレジスタ
VR３へ書込れるまで待つて、後続のベクトル加
算命令５を起動するように制御すれば、複数の演
算器（例えば乗算器と加算器）を並列に動作させ
たことにならず、処理時間は延びる。このよう
に、先行するベクトル命令の演算結果あるいはフ
エツチ・ベクトルデータを格納するベクトルレジ
スタを、後続のベクトル命令がオペランドとして
続出すために生じる待ち状態は、上例のベクトル
命令の２または３と４の間、１と５の間、５と６
の間にも存在している。この待ちを減少するのが
チエイニング機能である。従来技術ではチエイニ
ング動作として、先行のベクトル命令で得られる
演算結果をたとえば、ベクトルレジスタVR１へ
書込むと同時に、即時に後続のベクトル命令のオ
ペランドとして演算器へ転送している。チエイニ
ングが可能ならば、先行ベクトル命令の最終エレ
メントの演算終了まで待つことなく、先行ベクト
ル命令の最初のエレメントの演算結果が出力され
るとともに後続ベクトル命令を起動することがで
きる。これにより、多項形のベクトル計算におい
ても、複数の演算器を並列に動作させ、演算の並
列性を高めて高速処理を行なうことができる。 しかし、従来技術でのチエイニングでは、先行
ベクトル命令の演算結果ベクトルあるいはフエツ
チ・ベクトルデータの最初の要素があるベクトル
レジスタへ書込まれる時刻に完全に同期して、後
続ベクトル命令のための当該ベクトルレジスタの
読出しを開始していた。そこで命令起動時に、そ
の命令のオペランドを読出すべきベクトルレジス
タが、先行命令により書込みのために用いられる
かの判定をしてこの判定が肯定的のときには上述
のチエイニングの可否を判定する。チエイニング
が可能ならその命令が起動されるが、不可能なら
ばその命令は、該先行命令による全エレメントの
書込みが終了して、そのベクトルレジスタが解放
されるまで起動を待たされる。チエイニング可能
な命令の起動は、先行ベクトル命令の演算結果あ
るいはフエツチ・データの第１番目のエレメント
がそのベクトルレジスタへ到着する時点で行なわ
れる。これはチエイン・スロツト・タイムと呼ぶ
ことがある。したがつて、このチエイン・スロツ
ト・タイムの時刻で、以後全エレメントについ
て、先行命令の書込みが後続命令の読出しと完全
に同期できると予測できるときにのみ、チエイニ
ング可能と判定する。 したがつて、従来のチエイニングには次の二つ
の制約がある。 (1) 第１エレメントの書込み時（即ち、チエイ
ン・スロツト・タイム）以後に解読されたベク
トル命令は、その解読時点がチエイン・スロツ
ト・タイムをすぎているので、チエイニング不
可能と判定され、後続命令の起動は先行命令に
よる書込みが全て終了するまで待たされる。例
えば、上記例でベクトル命令４と５の間に他の
複数のベクトル命令が存在し、そのため命令５
の解読時刻が命令４のチエイン・スロツト・タ
イムを経過してしまう場合には、ベクトルレジ
スタVR３のチエイニングは不可能となり、ベ
クトル命令４の実行が完全に終了するまで命令
５の開始は待たされ、結局処理時間は延びる。 (2) さらに演算の多くは、２つのベクトルオペラ
ンドを演算して１つの結果を出力する形である
から、この読出すべき２つのオペランドをそれ
ぞれ格納する二つのベクトルレジスタがとも
に、各々先行命令による書込み中であるとき、
これら両方をチエイニングして同一演算器へ入
力するためには、両オペランドの対応するエレ
メントが全て同一時刻に両Ｖレジスタへ書込ま
れることが保証されなければならない。例えば
上例でベクトル命令１による主記憶装置５から
のフエツチ・ベクトルデータのベクトルレジス
タVR０への到着と、ベクトル命令４の乗算結
果ベクトルのベクトルレジスタVR３への到着
が全エレメント対について同期することが、ベ
クトル命令５の解読時に予測されうるならば、
チエイニング可能と判定され即時起動される。 したがつて、両ベクトルデータの連続する要素
が１サイクルピツチで連続してベクトルレジスタ
に到達するとともに、両ベクトルデータのチエイ
ンスロツトタイムが同一でなければならない。 しかし、一般的に主記憶装置からのデータのフ
エツチは、複数のメモリアクセスのバンク競合
や、チヤネル動作の介入により、データ転送が間
けつ的にあることがある。このため、先行する命
令により得られるフエツチ・ベクトルデータを後
続の命令がチエイニングにより利用できる頻度は
低い。また、二つのベクトルデータのチエイン・
スロツト・タイムの一致は偶然にしかおこりえな
いのが実情である。 したがつて、従来のベクトルプロセツサでは、
チエイニングが実行しえる頻度が小さい。 〔発明の目的〕 本発明の目的は、ベクトルレジスタへのベクト
ルデータの書込みを行う先の命令の実行と並行し
てその書込まれたベクトルデータを読出す後の命
令をその命令と並行して実行させる動作（チエイ
ニング）を先の命令の実行開始時期と無関係に開
始できるデータ処理装置を提供することある。 さらに、本発明の目的は、ベクトルデータが先
の命令により間欠的にベクトルレジスタに書き込
まれる場合においても、上記後の命令を、先の命
令の実行開始時期に無関係に、先の命令の実行と
並行して実行開始できるデータ処理装置を提供す
ることにある。 〔発明の概要〕 このため、本発明においては各ベクトルレジス
タを読み出し動作と書込み動作が並列に実行可能
に構成し、命令の実行開始を制御する命令制御手
段を、先の命令により書き込みに利用されるベク
トルレジスタを読み出しに利用する後の命令の実
行開始を、先の命令の実行開始タイミングに無関
係に指示するように構成し、実行開始指示された
命令に応答してベクトルレジスタの読み出し書き
込みを実行する実行制御手段を、先の命令により
第１のリソースからのベクトルデータを書き込ん
でいるベクトルレジスタに対して、読み出しを必
要とする後続の命令の実行開始が指示されたとき
に、該読み出しを書き込みと並行して行い、書き
込み済みのベクトルデータを後続の命令が指定す
る第２のリソースに供給するように構成した。 これにより、先の命令と後の命令のチエイニン
グを先の命令の実行開始タイミングと無関係に開
始可能とした。 さらに、本発明の実施態様においては、実行制
御手段内に、ベクトルレジスタについて、書き込
み済みであるがまだ読み出されていないベクトル
要素があるか否かを検出する手段を設け、検出結
果が肯定的なときのみ次のベクトル要素の読み出
しを行うようにした。これにより、ベクトルレジ
スタへのベクトルデータの書き込みが間欠的に行
なわれる場合でも、後続の命令を先行命令の開始
タイミングに無関係に実行開始可能とした。 〔発明の実施例〕 以下、本発明を実施例を参照して詳細に説明す
る。 概略装置構成 第１図において主記憶制御ユニツトＵ１は命令
読出しユニツトＵ２、メモリ・リクエスタＵ１
０，Ｕ１１からのメモリ要求（ベクトルデータの
読出しまたは格納およびベクトル命令の読出し）
に応じて所定の動作を行なう。 命令読出しユニツトＵ２は、主記憶制御ユニツ
トＵ１に対し、信号線１で命令読出し要求を、
信号線２で命令アドレスを送出する。主記憶制
御ユニツトＵ１はこれに応答して、この命令アド
レスで指定される複数の命令を読出し、読出した
命令を信号線３にそれが有効であることを示す
信号を信号線４に乗せて返す。 命令読出しユニツトＵ２は、読出された命令を
命令バツフア（図示せず）に入れ、これらの命令
を一つづつ命令制御ユニツトＵ３に送る。信号線
６には命令が、信号線５には命令有効信号が
のせられる。命令読出しユニツトＵ２は、命令制
御ユニツトＵ３から信号線７によつて、命令送
出の停止が要求されない限り、次々と命令を読出
しては、命令制御ユニツトＵ３に送りこむ。 命令制御ユニツトＵ３は、命令を解読し、命令
に応じて、メモリ・リクエスタＵ１０，Ｕ１１、
ベクトルレジスタユニツトＵ４、演算器Ｕ２０，
Ｕ２１に起動信号他を送出する。 概略動作 (i) 命令実行起動 命令制御ユニツトＵ３が命令実行を起動すると
きには、信号線１１〜１４に必要なデータを
セツトし、起動信号を線１０にセツトし、メモ
リ・リクエスタＵ１０，Ｕ１１とベクトルレジス
タユニツトＵ４、または、演算器Ｕ２０，Ｕ２１
とベクトルレジスタユニツトＵ４に起動をかけ
る。 ここで、命令起動の条件は、必要なメモリ・リ
クエスタＵ１０又はＵ１１または演算器Ｕ２０又
はＵ２１が現在使用中でなく、かつベクトルレジ
スタユニツトＵ４内にあるベクトルレジスタVR
の内、命令に必要なレジスタが使用できる状態に
あるということである。 ここで、あるベクトルレジスタが使用可能か否
かは、後述するようにそのベクトルレジスタが現
在使用中か否かとは異なる。使用中でなくても、
使用できないベクトルレジスタもあり、使用中に
もかかわらず使用可能なものもある。 起動条件が満たされていない命令は、起動待ち
命令列に登録し、その後、起動条件を満す命令が
解読されたとき、この解読された命令を先に起動
する。 信号線１１は、実行すべき命令の演算の種
類、たとえば、加算、乗算、ベクトル読出し、ベ
クトル書込み等を指定する命令コードを送出す
る。 信号線１２は、命令が使用するレジスタＦ号
を指定する。ここでは、各命令はレジスタを最大
３つ指定可能とする。本実施例では、ベクトルレ
ジスタユニツトＵ４に８つのベクトルレジスタ
VR０〜VR７が設けられ、同数のベクトルアドレ
スレジスタＵ５、ベクトルアドレス増分レジスタ
Ｕ６がメモリ・リクエスタ０，１に接続されてい
る。これらのベクトルレジスタ、ベクトルアドレ
スレジスタ、ベクトルアドレス増分レジスタには
それぞれ番号０〜７，８〜１５，１６〜２３があ
らかじめ割りあてられている。 信号線１３は、起動するメモリ・リクエスタ
または演算器の番号を指定する。ここでは信号線
１３は３本で、１本はメモリ・リクエスタを指
定、１本は演算器を指定、もう１本は命令が使用
するメモリ・リクエスタ又は演算器のいずれかの
番号を指定する。メモリ・リクエスタ又は演算器
の数はそれぞれ二つなので、これらの番号を指定
する線は一本でよい。 信号線１４は処理すべきベクトル要素数を指
定する。 メモリ・リクエスタＵ１０，Ｕ１１、ベクトル
レジスタユニツトＵ４、演算器Ｕ２０，Ｕ２１は
線１０上の起動信号に応答して次の動作を行
う。 (ii) 主記憶からのベクトルデータの読出し このための命令の実行が線１１上の命令コー
ドにより指定されると、たとえばメモリ・リクエ
スタＵ１０は、信号線１２で指定される第２、
第３のレジスタ番号に従つて、ベクトルアドレス
レジスタＵ５およびベクトルアドレス増分レジス
タＵ６の各々一つを選択してベクトルアドレスお
よびその増分を内部にセツトする。メモリ・リク
エスタＵ１０は読出しコマンドと、ベクトルアド
レスとアドレス有効信号とをそれぞれ信号線２
０，２１，２３を介して主記憶制御ユニツト
Ｕ１に送る。主記憶制御ユニツトＵ１はこのベク
トルアドレスで指定されるベクトル要素データを
主記憶（ここでは示されていない）から読出し
で、そのデータFDと、データ有効信号とをそれ
ぞれ信号線２４，２５を介してメモリ・リク
エスタＵ１０に戻す。メモリ・リクエスタＵ１０
は、このデータとデータ有効信号をそれぞれ信号
線２９，３０にのせて、ベクトルレジスタユ
ニツトＵ４に送出する。ベクトルレジスタユニツ
トＵ４では、信号線１２により指定された第１
のレジスタ番号のベクトルレジスタに線２９か
ら入力されたベクトル要素データを格納する。メ
モリ・リクエスタＵ１０はセツトしたベクトルア
ドレス増分値に基づきベクトルアドレスを更新
し、更新後のアドレスに基づき、次のベクトル要
素データを同様に読出す。この動作は信号線１
４で指定されたベクトル要素数だけ繰返される。
メモリ・リクエスタＵ１０は最終ベクトル要素ア
ドレスを主記憶制御ユニツトＵ１に送出するとき
に、線３２に最終ベクトルデータ信号を送出す
る。主記憶制御ユニツトＵ１は最終ベクトル要素
を出力するときに線３３にこの信号を送出す
る。メモリ・リクエスタＵ１０は、最終のベクト
ル要素のデータ有効信号の送出と同時に、信号線
２６に最終ベクトルデータ信号をのせる。この
信号は、命令制御ユニツトＵ３に送られて、この
メモリ・リクエスタＵ１０が空いたことを知らせ
るとともに、ベクトルレジスタユニツトＵ４にも
送られ、ベクトルレジスタ書込みの終了制御にも
使用される。ベクトルレジスタの書込み終了は、
信号線１５を経て、ベクトルレジスタユニツト
Ｕ４から命令制御ユニツトＵ３にも知られる。 (iii) 主記憶へのベクトルデータの格納 主記憶へのベクトルデータの格納の命令が実行
される場合も、ベクトルアドレス、その増分は(ii)
と同様にメモリ・リクエスタＵ１０にセツトされ
る。 格納の場合には、ベクトルレジスタユニツトＵ
４にて信号線１２で指示される番号のベクトル
レジスタから次々とベクトルデータがよみ出さ
れ、信号線２７に乗せられるとともに、データ
有効信号が線２８に乗せられて、たとえばメモ
リ・リクエスタＵ１０に送られる。メモリ・リク
エスタＵ１０はこれらにさらにベクトルアドレス
を付し、書込みコマンド、ベクトルアドレス、ベ
クトル要素データ、データ有効信号をそれぞれ信
号線２０，２１，２２，２３にのせて主
記憶制御ユニツトＵ１に送る。送るべきベクトル
データ要素が最終要素のときにはさらに、線３
２に最終ベクトルデータ信号を送出する。主記憶
制御ユニツトＵ１はさらに主記憶への格納を制御
する。必要な数のベクトル要素の送出がベクトル
レジスタユニツトＵ４から行なわれると、最終ベ
クトルデータ信号が信号線３１を経てメモリ・
リクエスタＵ１０に送られ、メモリ・リクエスタ
Ｕ１０は、(ii)の場合と同様、信号線２６にそれ
をのせて、命令制御ユニツトＵ３に知らせる。 (iv) ベクトル演算 ベクトル演算命令実行のために演算器Ｕ２０ま
たはＵ２１（ここではＵ２０とする）とベクトル
レジスタユニツトＵ４に起動がかかつたときに
は、これらは次のように動作する。なお、ここで
は各演算器は種々の命令が必要とする複数種類の
演算を実行可能とする。 ベクトルレジスタユニツトＵ４は、信号線１
２で指定される一般には二つのレジスタ番号のベ
クトルレジスタから最初の要素データを読出し、
それぞれのデータを信号線４１，４２にの
せ、データ有効信号を信号線４３にのせて、演
算器Ｕ２０に送る。演算器Ｕ２０では２組のベク
トル要素データを線１１上のOPコードに従が
い演算後、その結果と、データ有効信号をそれぞ
れ信号線４５，４６に乗せて、ベクトルレジ
スタユニツトＵ４に送り返す。ベクトルレジスタ
ユニツトＵ４では、信号線１２で指定される信
号のベクトルレジスタに結果を格納する。これら
の処理が順次、次の要素データについて行なわれ
る。最後のベクトル要素になると、最終ベクトル
データ信号が、信号線４０を介してベクトルレ
ジスタユニツトＵ４から演算器Ｕ２０に送られ、
演算器Ｕ２０からの最終結果に同期して、信号線
４４により、再びベクトルレジスタユニツトＵ
４に戻される。この信号は、同時に、命令制御ユ
ニツトＵ３にも知らされ、演算器の空きおよびベ
クトルレジスタの空きを知らせる。 以上において、ベクトル要素データの転送はマ
シンクロツクに応答してなされるが、ベクトルレ
ジスタユニツトＵ４は、転送すべき一対のベクト
ル要素データが二つのベクトルレジスタにそろつ
ていないとき、これがそろうまで転送を禁止す
る。したがつて、ベクトル要素の読出しあるいは
格納が間欠的に行なわれる。 なお、メモリ・リクエスタＵ１１、演算器Ｕ２
１の構成はそれぞれメモリ・リクエスタＵ１０、
演算器Ｕ２０と全く同一であり、第１図でプライ
ム（′）の付けた信号線はこれのないものに応答
する。 レジスタ 詳細な動作説明に先立ち、以下において必要な
レジスタの形成を以下に述べる。第２図ａは命令
がセツトされる命令レジスタ（Ｉレジスタ）の構
成を示す。ここで、OPフイールドは命令コード
を、R1，R2，R3フイールドはレジスタ番号を示
す。勿論、命令自身この図に示すフイールドを有
する。R1〜R3フイールドによつて示されるレジ
スタはベクトルレジスタ、ベクトル・アドレスレ
ジスタ、ベクトルアドレス増分レジスタであり、
いずれのレジスタが指定されるかは命令の種類に
より次のようになる。 (i) 演算器にて演算を行う命令（加算、乗算命令
等） R1：演算結果ベクトルを格納すべきベクトル
レジスタ番号 R2：演算されるベクトルデータ（被加数、被
乗数等）が格納されているベクトルレジ
スタ番号 R3：演算すべきベクトルデータ（加数、乗数
等）が格納されているベクトルレジスタ
番号 ここでは、R1，R2，R3フイールドで
はすべて異なるベクトルレジスタを指定
することとする。 なお、命令によつては、R3フイール
ドが使用されない場合がある（転送命令
等）。 (ii) 主記憶からデータを読出す命令 R1：データを格納すべきベクトルレジスタ番
号 R2：ベクトルアドレスレジスタ番号 R3：ベクトルアドレス増分レジスタ番号 (iii) 主記憶にデータをストアする命令 R1：データが格納されているベクトルレジス
タ番号 R2：ベクトルアドレスレジスタ番号 R3：ベクトルアドレス増分レジスタ番号 第２図ｂは演算器Ｕ２０，Ｕ２１、メモリ・リ
クエスタＵ１０，Ｕ１１（以下、これらをまとめ
てリソースとよぶことがある）の制御にかかわる
レジスタ、すなわち、デコードリソースレジスタ
（DSレジスタ）、キユーリソースレジスタ（QSレ
ジスタ）、実行可能リソースレジスタ、（ESレジ
スタ）、レジスタユニツトリソースレジスタ（RS
レジスタ）の形式を示す。ここで、Ｓ，Ａ，Ｎフ
イールドはそれぞれメモリ・リクエスタの使用、
演算器の使用、メモリ・リクエスタまたは演算器
の番号をそれぞれ指定する。なお、DSレジス
タ、QSレジスタにはＮフイールドはない。 第２図ｃはベクトルレジスタの制御にかかわる
レジスタ、すなわち、デコードレジスタレジスタ
（DGレジスタ）キユーレジスタレジスタ（QSレ
ジスタ）〜メモリリクエスタレジスタレジスタ
（MGレジスタ）、レジスタユニツトレジスタレジ
スタ（RGレジスタ）の形式を示す。ここでVi
（ｉ＝１〜３）フイールドはWi、GNiフイールド
に有効データがあるかどうかを指定するフイール
ド、Wiは、次のGNiのフイールドで指定されたベ
クトルレジスタが書込みに使用されるか、読出し
に使用されるかを指定するフイールドで書込み、
読出しのときにそれぞれ“１”又は“０”とな
り、GNiフイールドには命令のRiフイールドその
ものがセツトされる。なお、MGレジスタは
GN2，GN3フイールドのみを持つ。 第２図ｄはリソースの状態を制御するリソース
状態語レジスタ（RSSWレジスタ）の形式を示
す。ここで、S0，S1フイールドはそれぞれメモ
リ・リクエスタＵ１０，Ｕ１１が使用中かどうか
を示し、A0，A1フイールドはそれぞれ演算器Ｕ
２０，Ｕ２１が使用中かどうかを示す（使用中の
とき“１”とする）。 第２図ｅはベクトルレジスタの状態を制御する
レジスタ状態語レジスタ（RGSWレジスタ）の形
式を示す。ここでW0〜W7フイールドはそれぞれ
ベクトルレジスタVR0〜VR7が書込みのために使
用中かどうかを示し、R0〜R7フイールドはそれ
ぞれベクトルレジスタVR0〜VR7が読出しのため
に使用中かどうかを示す（使用中のとき“１”と
する）。 命令制御ユニツトの詳細 以下に、第１図に述べた各ユニツトの詳細を説
明する。なお、主記憶制御ユニツト（第１図のＵ
１）、命令読出しユニツト（第２図のＵ２）は、
二つのメモリ・リクエスタＵ１０，Ｕ１１からの
アクセス要求に応答し、かつ、これらのリクエス
タから同時にアクセス要求がなされたときには、
その一方を優先して主記憶をアクセスするもので
あり、従来、実現されているものと同等なので、
ここでは説明しない。また、フリツプフロツプ、
レジスタへのタイミング入力は省略する。制御信
号の入つていない、フリツプフロツプ、レジスタ
は常にあらかじめ定められたタイミングによつて
入力がセツトされるとする。 第３図を参照するに、命令読出しユニツトＵ２
にて読出されたベクトル命令と、その命令に対す
る有効信号がそれぞれ線６，５を介して送ら
れて来、命令レジスタ（Ｉレジスタ）ｒ３０１に
命令がセツトされ、命令有効信号がフリツプフロ
ツプｆ３０１にセツトされる。命令有効信号はレ
ジスタIR、ｒ３０１へのセツト信号としても使
用される。命令制御ユニツトＵ３が線７にて、
命令送出停止要求を送出しない限り、命令読出し
ユニツトＵ２から次々と命令が送られてくる。こ
の間隔は、Ｉレジスタｒ３０１の命令が、デコー
ド命令レジスタ（DIレジスタ）ｒ３０２に移さ
れるとすぐ、次の命令が入力されるように制御さ
れる。Ｉレジスタｒ３０１にセツトされた命令
は、４つのルートに分けて転送される。DIレジ
スタｒ３０２にはOPフイールドが転送される。
このときフリツプフロツプｆ３０１の出力が、
DIレジスタｒ３０２のセツトを制御するととも
に、フリツプフロツプｆ３０２へもアンドゲート
ｇ３０７を経て転送される。ここでアンドゲート
ｇ３０７には、フリツプフロツプｆ３０１の出力
のほかに指定例外検出回路ｂ３１６の出力が入力
されており、この回路ｂ３１６はＩレジスタｒ３
０１にセツトされているベクトル命令のR1〜R3
フイールドをチエツクし、レジスタ指定例外がな
い場合にのみ、“１”を出力する。この結果フリ
ツプフロツプｆ３０２に命令有効信号がセツトさ
れる。レジスタIR、ｒ３０１内の命令はまた、
デコーダｂ３０１へ送られ、そのOPフイールド
により、使用するリソースが判別されて、その結
果がデコードリソースレジスタ（DSレジスタ）
ｒ３０３にセツトされる。DSレジスタｒ３０３
は第２図ｂに示すごとくＳ，Ａフイールドを有
す。但しＮフイールドはない。デコーダｂ３０１
はこのOPフイールドがメモリ・リクエスタＵ１
０又はＵ１１を使用するもののときは、Ｓフイー
ルドに１を入力し、又この命令が演算器Ｕ２０又
はＵ２１を使用するもののときはＡフイールドに
１を入力する。DSレジスタｒ３０３のこれらの
データのセツトにも、アンドゲートｇ３０７の出
力が使用される。Ｉレジスタｒ３０１の命令はさ
らにデコーダｂ３０３へも送られ、そのOPコー
ド、R1，R2，R3フイールドの内容がデコードさ
れて、その結果がデコードレジスタレジスタ
（DGレジスタ）ｒ３０５にセツトされる。DGレ
ジスタｒ３０５は第２図ｃに示すようにＩレジス
タｒ３０１にセツトされている命令が指用するベ
クトルレジスタの番号を示すフイールドGNi（ｉ
＝１〜３）、そのレジスタの用途が読出し用か、
書込み用かを示すフイールドWi（ｉ＝１〜３）
およびこれらのフイールドが有効か否かを示すフ
イールドVi（ｉ＝１〜３）を有し、デコーダｂ
３０３はＩレジスタｒ３０１の命令を解読してこ
れらのフイールドの情報を出力する。すなわち、
命令のOPコードにより、命令のR1〜R3のフイー
ルドがレジスタ指定として有効か否かがあらかじ
め定められているので、デコーダｂ３０３はOP
コードによりViを定める。また、有効と判定さ
れたレジスタフイールドRiが書込み用か否かも
OPコードによりあらかじめ定められているの
で、デコーダｂ３０３はOPコードをみて、ピツ
トWiを定めることができる。デコーダｂ３０３
はフイールドRiの内容をGNiフイールドに入力す
る。こうして、DSレジスタｒ３０３への入力が
定まる。DGレジスタｒ３０５へのセツト制御に
も、アンドゲートｇ３０７の出力が使用される。 以上の説明から明らかなとおり、DSレジスタ
ｒ３０３とDGレジスタｒ３０５にセツトされた
デコード結果はDIレジスタｒ３０２にセツトさ
れた命令コードとともに同一の命令に対するもの
であり、以下では、これらのレジスタにセツトさ
れたデータの各々を命令と呼びあるいはこれらを
まとめてDIレジスタｒ３０２内の命令と呼ぶこ
とがある。DIレジスタｒ３０２；DSレジスタｒ
３０３；DGレジスタｒ３０５に命令がセツトさ
れると、次はリソースの起動の可否がチエツクさ
れる。 命令キユーレジスタ（QIレジスタ）ｑ３０１
は、実行待ちの命令のOPコードをDIレジスタｒ
３０２から受けとりストアするための三つのレジ
スタQIR0〜QIR2からなる。同様にキユーリソー
スレジスタ（QSレジスタ）ｑ３０２はこれら三
つのレジスタQIR0〜２内のOPコードに対するリ
ソース使用要求をDSレジスタｒ３０３から受け
とり、ストアする三つのレジスタQSR0〜２から
なり、キユーレジスタレジスタ（QGレジスタ）
ｑ３０３は、レジスタQIR0〜２内のOPコードに
対するベクトルレジスタ使用要求をDGレジスタ
Ｒ，ｒ３０５から受けとり、ストアする三つのレ
ジスタQGR0〜３からなる。結局、レジスタｑ３
０１〜ｑ３０２により三つの実行待ちの命令がス
トアされることになる。以下では簡単化のために
これらの三つのキユーレジスタまとめて命令キユ
ーレジスタあるいは命令キユーレジスタｑ３０１
と呼ぶことがある。 DIレジスタｒ３０２に上述のごとく、新たに
セツトされた命令に対するリソースの起動可否は
これらの命令キユーレジスタ内にすでに命令がス
トアされているか否か等に依存して異なる基準に
て判断される。 すなわち、次の場合がある。 (a) 命令キユーレジスタに命令が入つていない場
合 （ａ−１）DIレジスタｒ３０２内の命令に対し
てすぐに起動がかけられる場合。 （ａ−２）DIレジスタｒ３０２内の命令に対し
てすぐに起動がかけられず、命令キユーレジス
タに命令を入れなければならない場合。 (b) 命令キユーレジスタに命令が入つている場
合。 （ｂ−１）命令キユーレジスタ内の命令を起動
する場合。 （ｂ−２）命令キユーレジスタに命令があるに
もかかわらず、DIレジスタｒ３０２にある命
令を起動する場合。 各々の場合の装置動作を以下に述べる。 （ａ−１）命令キユーレジスタｑ３０１中に命
令がなくDIレジスタｒ３０２内の命令を起動
する場合。 これは、DIレジスタｒ３０２内の命令が必
要とするリソース（演算器またはメモリ・リク
エスタ）およびベクトルレジスタがともに使用
可能であるときに生じる。 本実施例では各リソースは、ある時期には一つ
の命令によつてものみ使用可能に構成されてお
り、したがつて、リソースが使用可能か否かはリ
ソースが使用中でないかあるいは使用中かにより
きまる。 リソースの空きの状況の判断は、次のように行
なう。概略的には、DSレジスタｒ３０３にて指
定される要求リソースと、RSSWレジスタｒ３０
４にて管理しているリソースの状態をリソース使
用チエツク回路ｂ３０５がチエツクし、要求リソ
ースが空いているかどうかを線３１０に、空い
ているリソース番号を３０９に出力する。詳細
を第５図を参照して説明する。 DSレジスタｒ３０３中のＳフイールドｒ３０
３１の出力は、アンドゲートｇ３２０、ｇ３２１
に入力され、これらのアンドゲートｇ３２０，ｇ
３２１にはそれぞれ、さらにRSSWレジスタｒ３
０４中のS0フイールドｒ３０４１，S1フイール
ドｒ３０４２の出力がそれぞれ反転ゲートｇ３３
５，ｇ３３６を介して入力されている。したがつ
て、アンドゲートｇ３２０，ｇ３２１の出力はそ
れぞれメモリ・リクエスタ０と１の使用が要求さ
れ、かつメモリ・リクエスタ０と１がそれぞれ空
きのときに“１”となる。アンドゲートｇ３２
０，ｇ３２１の出力はオアゲートｇ３２８に入力
される。したがつて、オアゲートｇ３３２の出力
は、使用要求されたメモリ・リクエスタ０又は１
が空いているとき“１”となる。また、アンドゲ
ートｇ３２０，ｇ３２１の出力はエンコーダｂ３
２０にも入力され、使用可能なメモリ・リクエス
タ番号が出力される。つまり、アンドゲートｇ３
２０の出力が“１”のときにはアンドゲートｇ３
２１の出力によらず、エンコーダｂ３２０の出力
は“０”（メモリ・リクエスタＵ０の空きを示
す）、アンドゲートｇ３２０の出力が“０”、アン
ドゲートｇ３２１の出力が“１”のときにはエン
コーダｂ３２０の出力は“１”（メモリ・リクエ
スタ１の空きを示す）になる（本実施例では、メ
モリ・リクエスタは２つしかないので、エンコー
ダの出力線は１本である）。アンドゲートｇ３２
０，ｇ３２１の出力がともに０のときにはエンコ
ーダｂ３２１の出力はいずれの値でもよい。同様
に、演算器の空きの状態についてもDSレジスタ
ｒ３０３のＡフイールドｒ３０３２の出力と、
RSSWレジスタｒ３０４のA0，A1フイールドｒ
３０４３，ｒ３０４４の出力とから反転ゲートｇ
３３７，ｇ３３８、アンドゲートｇ３２２，ｇ３
２３、オアゲートｇ３２９、エンコーダｂ３２１
によつてチエツクされ、命令で演算器の使用要求
がなされ、使用要求が出された演算器０又は１が
あいていれば、オアゲートｇ３２９の出力が
“１”に演算器番号がエンコーダｂ３２１から出
力される。オアゲートｇ３２８，ｇ３２９の出力
は、オアゲートｇ３３２に入力され、この出力線
３１０は要求されたリソースが空いていること
を指示する。一方、エンコーダｂ３２０，ｂ３２
１の出力はセレクタＳ３１０にていずれかが選択
されて線３０９３にのせられ、オアゲートｇ３
２８，ｇ３０９の出力線３０９１，３０９２
とあわせて線３０９として出力される。ここで
は、オアゲートｇ３２９の出力によりセレクタＳ
３１０を制御することにより、演算器の使用要求
がなされ、かつこれが空きのときには、演算器番
号がそれ以外のときにはメモリ・リクエスタ番号
が選択されるとした。なお、線３０９の内容は
セレクタＳ３０２で選択され、線３２０に出力
される。線３２０はメモリ・リクエスタの空きを
示す信号線３２０１、演算器の空きを示す信号線
３２０２、メモリ・リクエスタ又は演算器の番号
を示す信号線３２０３からなり、それぞれに線
３０９１〜３０９３の信号がセレクタＳ３０２
により選択的に出力される。セレクタＳ３０２は
線３０９と３１１を入力線３２１が“０”
か“１”かり応じて選択するもので、今の場合は
後述するように入力線３２１は“０”である。
こうして線３２０に要求リソースの内、空いて
いるリソース番号が出力される。線３２０は、
デコーダｂ３０２にも入力され、RSSWレジスタ
ｒ３０４の各ビツトのセツトに使用される。ここ
で、デコーダｂ３０２は、メモリ・リクエスタ番
号のデコーダｂ３０２２と、演算器番号のデコー
ダｂ３０２１とから成り、それぞれ、デコード有
効端子Ｅを有していて、Ｅが“１”のときのみデ
コード入力信号をデコードする。デコーダｂ３０
２１のデコード有効端子Ｅには線３２０のう
ち、演算器の空きを示す線３２０２がデコード
される入力信号端子には番号を示す線３２０３
が接続されている。同様に、デコーダｂ３０２２
のデコード有効端子Ｅには、線３２０のうち、
メモリ・リクエスタの空きを示す線３２０１
が、デコードされる信号としては、番号を示す線
３２０３が接続されている。デコーダｂ３０２
１、Ｂ３０２２の出力は対応したRSSWレジスタ
ｒ３０４を構成する４つのフイールドｒ３０４１
〜ｒ３０４４（これらはいずれもフリツプフロツ
プからなる）のセツト端子Ｓに接続され、線３
２０１，３２０３から入力される空きのリソー
ス番号に対応した、S0，S1，A0，A1の各フイー
ルドのいずれかがセツトされる。こうして、回路
ｂ３０５によりリソース使用チエツクがなされる
とともに、チエツク結果に応じて、RSSWレジス
タｒ３０４が更新される。 次に、第３図に戻つてDIレジスタｒ３０２中
にある命令が使用するベクトルレジスタ使用に関
するチエツクについて述べる。第１のチエツク
は、DGレジスタｒ３０５中に示される使用要求
ベクトルレジスタ番号、使用形態（読出し／書込
み）と、RGSWレジスタｒ３０６中にあるベクト
ルレジスタ使用状況により、レジスタ使用チエツ
ク回路ｂ３０７がDIレジスタｒ３０２内の命令
が要求するベクトルレジスタが現在使用可能か否
かをチエツクすることである。今の場合、命令キ
ユーレジスタｑ３０１内に命令がないと仮定して
いる。しかし一般的には命令キユーレジスタｑ３
０１にリソース空き待ちの命令が蓄えられてお
り、DIレジスタｒ３０２中にある命令を命令キ
ユーレジスタｑ３０１にすでに貯えられた命令を
追越して実行したとき、ベクトルレジスタ使用順
序上の矛循がないかをレジスタ競合チエツク回路
ｂ３０９〜ｂ３１１にてチエツクする必要があ
る。これが第２のチエツクである。なお、本実施
例ではこの第１、第２のチエツクはベクトルレジ
スタのみについて行ない、ベクトルアドレスレジ
スタＵ５、ベクトルアドレス増分レジスタＵ６に
ついては行なわない。本実施例では、簡単化のた
めに、これらのレジスタの内容の変更はなく、二
つのメモリ・リクエスタが同時にこれらのレジス
タを読出せるように構成されている（詳細後
述）。このため、これらのレジスタ使用の可否に
ついてチエツクする必要がない。 第６図ａは、レジスタ使用チエツク回路ｂ３０
７の詳細をDGレジスタｒ３０５とRGSWレジス
タｒ３０６を含めて表わしたものである。DGレ
ジスタｒ３０５中のR1フイールドｒ３０５１
と、RGSWレジスタｒ３０６の出力に基づき、第
１レジスタ使用チエツクｂ３０７１は第６図ｂに
示す場合のみレジスタ使用可と判断する。すなわ
ち、レジスタの使用要求がベクトルレジスタに対
する書込みのとき（V1＝W1＝１ GN1＜８）に
は、番号GN1のベクトルレジスタが未使用のとき
（Wi＝Ri＝０，ｉ＝GN1）、使用要求がベクトル
レジスタの読出しのとき（V1＝１、W1＝０、
GN1＜８）には、その番号GN1のベクトルレジス
タが未使用または書込み中のとき（Ri＝０、ｉ
＝GN1）にのみ使用可と判断し、アンドゲートｇ
３４３に“１”を出力する。V1ビツトが“０”
のときには、ベクトルレジスタが使用可とし、こ
の場合にもアンドゲートｇ３４３に“１”を出力
する。同様に、DGレジスタｒ３０５のR2フイー
ルドｒ３０５２、R3フイールドｒ３０５３につ
いてもそれぞれ第２、第３使用チエツク回路ｂ３
０７２，ｂ３０７３にて全く同様に基準でチエツ
クされ、アンドゲートｇ３４３に結果が入力され
る。こうして、R1，R2，R3フイールドが指定す
るベクトルレジスタがいずれも使用可のときに、
線３１３にベクトルレジスタ使用可を示す信号
“１”が出力される。 なお、レジスタ使用チエツクｂ回路３０７は、
DIレジスタｒ３０２内の命令が必要とするベク
トルレジスタが先行する命令により現在書込み中
であつても、そのレジスタが使用可能と判断する
点に特徴がある。これは、後述するように本実施
例においては、ベクトル要素を書込み中のベクト
ルレジスタに対してこの書込み動作に並行して読
出し動作を行えるように、ベクトルレジスタのチ
エイニングがなされるからである。 第７図はレジスタ競合チエツク回路ｂ３０９，
ｂ３１１の詳細を示す。レジスタ競合チエツク回
路ｂ３０９は第１〜第３のレジスタ競合チエツク
回路ｂ３０９１〜ｂ３０９３からなり、それぞれ
によりDGレジスタｒ３０５のR1〜R3フイールド
ｒ３０５１〜ｒ３０５３にて指示されるベクトル
レジスタ使用要求とQGレジスタｑ３０３にて指
示されるベクトルレジスタ使用要求の競合をチエ
ツクする。これらの回路の出力は競合がないとき
に“１”となる（詳細後述）。アンドゲートｇ３
５３は、これらのチエツク回路ｂ３０９１〜ｂ３
０９３の出力がいずれも“１”をオアゲートｇ３
５９を介して線３１５に出力する。一方オアゲ
ートｇ３５９には、反転ゲートｇ３５６の出力も
入力されている。したがつて、反転ゲートｇ３５
６への入力線３２５が“０”のときも、線３
１５に競合なしを示す信号“１”が出力されるよ
うになつている。レジスタ競合チエツク回路ｂ３
１０，ｂ３１１も回路ｂ３０９と同じ構成を有
し、アンドゲートｇ３５４、ｇ３５５又は、反転
ゲートｇ３５７，ｇ３５８、オアゲートｇ３６
０、ｇ３６１により、線３１６、３１７上に
競合チエツク結果を出力する。 線３２３〜３２５は、フリツプフロツプｆ
３０４〜ｆ３０６（第３図）に接続されている。
これらのフリツプフロツプは、命令キユーレジス
タｑ３０１（第７図）中のレジスタQIR0〜QIR2
の各々に対応して設けられ、これらのレジスタ内
に命令が存在するときにセツトされる（詳細後
述）。 今の場合には、命令キユーレジスタｑ３０１に
命令はないとしているので、これらのフリツプフ
ロツプはセツトされておらず、その出力線３２
３，３２４，３２５は“０”となつている。
したがつて、線３１５〜３１７の出力はすべ
て１である。こうして命令キユーレジスタｑ３０
１中に命令がない場合には競合チエツク回路ｂ３
０９〜ｂ３１１の出力とは無関係にベクトルレジ
スタの競合がないことを示す信号を作り出してい
る。 再び第３図に戻つて説明する。レジスタ競合チ
エツク回路ｂ３０９〜ｂ３１１からの出力線、
３１５〜３１７は、上記に述べたように“１”
になつている。したがつてこれらを入力とするア
ンドゲートｇ３０１の出力３２２は１となつて
いる。今の場合にはレジスタ使用チエツク回路ｂ
３０７の出力線３１３も、ベクトルレジスタが
使用することができるのと前提から“１”になつ
ており、したがつてアンドゲートｇ３０２の出力
も“１”である。また、リソース使用チエツク回
路ｂ３０５の出力線３１０も、リソースが使用
することができるのと前提から“１”になつてい
る。さらに、DIレジスタｒ３０２に有効な命令
があることを示すフリツプフロツプｆ３０２の出
力線３０２も“１”となつている。後述のよう
に、アンドゲートｇ３０５の出力は“０”のた
め、反転ゲートｇ３１０の出力は“１”となつて
いる。このような状態のとき、アンドゲートｇ３
０４の出力も“１”となり、従つて、オアゲート
ｇ３０６の出力線３３０を介してフリツプフロ
ツプ、ｆ３０３がセツトされる。このフリツプフ
ロツプｆ３０３はタイミングのみでセツト／リセ
ツトされるＤタイプフリツプフロツプで、命令起
動信号STを線１０により、ベクトルレジスタ
ユニツトＵ４、メモリ・リクエスタＵ１０，
UYY、演算器Ｕ２０，Ｕ２１に送出する（第１
図参照）。また、命令キユーレジスタｑ３０１中
に命令がないことから、レジスタQIR0〜QIR2に
命令があるときに“１”がセツトされる対応のフ
リツプフロツプｆ３０７〜ｆ３０６の出力はいず
れも“０”であり、その出力線３２３〜３２
５が入力されているセレクタＳ３０３の出力もセ
レクタＳ３０３の選択動作（詳細後述）に無関係
に“０”となつている。従つて、この出力線３
２６が入力されているアンドゲートｇ３０５の出
力線３２１も“０”となる。セレクタＳ３０
１，Ｓ３０２，Ｓ３０４は、それぞれDIレジス
タｒ３０２の出力線３０３上のオペコード、リ
ソース使用チエツク回路ｂ３０５の出口線３０
９上のリソース使用要求（リソース種類、番号）
およびDGレジスタｒ３０５の出力線３０７上
のベクトルレジスタ使用要求（レジスタ番号、使
用形態）を選択して、それぞれEIレジスタｒ３
０８、ESレジスタｒ３０９、EGレジスタｒ３１
２にセツトする。セツトは線３３０により指示
される。なお、ベクトル長レジスタ（VLR）ｒ
３０７には、あらかじめ別の手段（図示せず）に
よつて処理すべきベクトル長（VL）が格納され
ているとする。これらのレジスタの内容は、線
１１〜１４によつて、ベクトルレジスタユニツ
トＵ４、各リソースＵ１０，Ｕ１１，Ｕ２０，Ｕ
２１に送出される。これにより、命令実行の起動
が指令されたことになる。 なお、ここでは、DIレジスタｒ３０２中の命
令はすぐに起動可能であるので命令キユーレジス
タｑ３０１に入れる必要はない。今の場合、アン
ドゲート、ｇ３０３の出力が“１”であることか
ら、反転ゲートｇ３０８の出力は“０”となり、
この出力が入力されているアンドゲートｇ３０３
の出力線３２７が“０”となつている。こうし
て、この信号線３２７により制御される命令キ
ユーレジスタｑ３０１へのDIレジスタｒ３０２
の内容の入力がおさえられる。また、同様に、レ
ジスタｑ３０２，ｑ３０３への新たな入力も禁止
される。命令キユーレジスタｑ３０１中に命令が
存在することを示すフリツプフロツプｆ３０４〜
ｆ３０６へのセツト、次にセツトすべき命令キユ
ーレジスタｑ３０１中の場所を示すインポインタ
IP，ｒ３１０等の更新を抑止する。 また、命令の起動にともない、使用するリソー
ス状態を管理するRSSWレジスタｒ３０４、ベク
トルレジスタの状態を管理するRGSWレジスタｒ
３０６を変更する必要がある。このうち、RSSW
レジスタｒ３０４の変更については、第５図の説
明において述べた。RGSWレジスタｒ３０６の状
態の変更については、次のようにする。すなわ
ち、セレクタ、Ｓ３０４により選択されたDGレ
ジスタｒ３０５の出力が、デコーダｂ３０４に送
られて、そこでベクトルレジスタの番号、読出
し、書込み等が解読され、対応するRGSWレジス
タｒ３０６中のビツトが“１”にセツトされる。
すなわち、DGレジスタｒ３０５のフイールドRi
（ｉ＝１〜３）ごとに、Vi＝１であることを条件
に、Wiが１か否かに応じてRGSWレジスタｒ３
０５のWj（ｊ＝GNi）又はRjを１にする。ま
た、RGSWレジスタは後述するように、ベクトル
レジスタの書込み又は読出しが終了したことを示
す信号がベクトルレジスタユニツトＵ４から線
１５，１６を介して入力されたとき、この信号
で指定されるフイールドRj又はWjをリセツトす
る。 （ａ−２） 命令キユーレジスタｑ３０１内に命
令がなく、DIレジスタｒ３０２内の命令に対
して起動がかけられず、これを命令キユーレジ
スタｑ３０１に入れる場合。 これは、DIレジスタｒ３０２中にある命令が
必要とするリソース（演算器または、メモリ・リ
クエスタ）またはベクトルレジスタが使用可能で
ないときに生じる。 DIレジスタｒ３０２内の命令が使用するリソ
ースおよびベクトルレジスタの使用状況のチエツ
クについては、第５〜７図に従つて、（ａ−１）
の説明にて述べた通りである。今の場合リソース
およびベクトルレジスタの使用状況のチエツクの
結果、DIレジスタｒ３０２中にある命令が要求
するリソースが使用中のため、リソース使用チエ
ツク回路ｂ３０５の出力３１０が“０”にな
る。また、DIレジスタｒ３０２内の命令が要求
するベクトルレジスタが使用不可の場合には、レ
ジスタ使用チエツク回路ｂ３０７の出力３１３
が“０”になる。いずれの場合もアンドゲートｇ
３０４の出力は“０”、従つて、反転ゲートｇ３
０８の出力は“１”となる。また、命令キユーレ
ジスタ中に命令がないので、（ａ−１）の説明で
も述べたように、セレクタＳ３０３の出力線３
２６は“０”であるから、アンドゲートｇ３０５
の出力は“０”である。このため、フリツプフロ
ツプｆ３０３は何もセツトされず、命令起動信号
STは線１０に出力されない。反転ゲートｇ３
０８の出力が“１”であり、かつフリツプフロツ
プｆ３０２の出力も“１”であるのでアンドゲー
トｇ３０３の出力線３２７が“１”となる。こ
れによつて、命令を命令キユーレジスタに入れる
動作が、次のように行なわれる。 命令キユーレジスタｑ３０１の詳細を第４図に
示す。第４図において、命令キユーレジスタへの
セツト信号Ｓが線３２７にセツトすべきレジス
タの番号として、インポインタ（IP）レジスタｒ
３１０の出力IPが線３２８を介して送られてく
ると、それぞれデコーダｂ３３０のデコード有効
端子Ｅおよびデータ端子に入力され、デコードさ
れる。その結果、線３２７が“１”のときに線
３２８の内容がデコードされ、その結果、指定
されたレジスタｒ３５０〜ｒ３５２のいずれか
に、入力線３０３の内容がセツトされる。以上
が命令キユーレジスタｑ３０１へのセツトであ
る。なお、後に述べる命令キユーレジスタの読出
し動作についてもここで述べておく。読出しと
は、アウト・ポインタ（OP）レジスタｒ３１１
（第３図）の出力OPにより指定される番号のレジ
スタｒ３５０〜ｒ３５１の内容を出力すること
で、これは、各レジスタｒ３５０〜ｒ３５２の出
力が接続されているセレクタＳ３５０の選択制御
をOPレジスタｒ３１１の出力線３２９により
行なうことで実現できる。 なお、QSレジスタｑ３０２はレジスタｒ３５
０〜ｒ３５２が必要とするビツト数の違いを除い
て、命令キユーレジスタｑ３０１と同一構造であ
る。QGレジスタｑ３０３は、レジスタｒ３５０
〜ｒ３５２が必要とするビツト数の違いの他に、
レジスタｒ３５０〜ｒ３５２からセレクタＳ３５
０を介さずに直接出力する信号線がさらに別に設
けられている点で命令キユーレジスタｑ３０１と
異なるのみである。 再び第３図に戻つて説明する。こうして命令コ
ード、その命令が使用するリソースの種類等、お
よびレジスタの番号等をそれぞれ命令キユーレジ
スタｑ３０１〜ｑ３０３に登録すると、これらの
命令キユーレジスタに命令が存在することを示す
フリツプフロツプｆ３０４〜ｆ３０６のうち、今
回登録したレジスタQIRi（ｉ＝０、1or2）に対
応するフリツプフロツプをセツトする。この動作
は、線３２７が“１”となり、これがデコーダ
ｂ３１２のデコード有効端子に入力され、データ
端子に入力された（出力線３２８）上のIPで指
定される番号のフリツプフロツプｆ３０４〜ｆ３
０６のいずれかがデコーダｂ３１２によりセツト
されることにより実現される。以上が終了する
と、IPレジスタｒ３１０が更新される。IPレジス
タｒ３１０の出力線３２８は３進カウンタｂ３
１４に入力されて、次のIPの値が作成され、線
３２７が“１”となると、IPレジスタｒ３１０
に、次のポインタの値がセツトされる。３進カウ
ンタｂ３１４は、入力が０，１，２に従つて、
１，２，０を出力するものである。 なお、命令キユーレジスタ（ここでは３つまで
の命令がキユーイングできる）のすべてに命令が
入つてしまうと、それ以上命令を入れることはで
きないので、命令読出しユニツトＵ２（第１図参
照）からの命令送出を抑止する必要がある。これ
は、命令キユーレジスタ中に命令が存在すること
を指定するフリツプフロツプｆ３０４〜３０６の
出力をアンドゲートｇ３０９に入力し、この出力
線７を命令読出しユニツトＵ２に送出すること
により実現される。 以上のごとくにして、起動待ちの命令が、それ
らの解読順序にしたがつて、命令キユーレジスタ
ｑ３０１にストアされる。 （ｂ−１） 命令キユーレジスタにある命令を起
動する場合。 これは、命令キユーレジスタｑ３０１内に命令
があり、これが必要とするリソースおよびベクト
ルレジスタが使用可能のときに生じる。 これは、DIレジスタｒ３０２中の命令の有無
あるいはその命令の起動可否に関係しない。この
場合、DIレジスタｒ３０２中に命令がある場合
にはその命令は実行されないので（ａ−２）に述
べた手順に従つて、DIレジスタｒ３０２中の命
令が命令キユーレジスタｑ３０１に登録される。
以下では、命令キユーレジスタｑ３０１から命令
をとり出して起動する処理について述べる。 命令キユーレジスタｑ３０１から命令を取出し
で起動する処理は、DIレジスタｒ３０２中の命
令を起動する場合とよく似ている。すなわち、命
令キユーレジスタｒ３０１中のアウトポインタレ
ジスタｒ３１１で指定される命令と、DIレジス
タｒ３０２中の命令を入れ替えて考えればよい。 命令を起動するには、必要なリソースおよびベ
クトルレジスタが使用可能状態にあることが必要
であることは（ａ−１）でも述べた。 命令キユーレジスタｑ３０１内の命令が使用す
るリソースの空きのチエツクは、第３図のリソー
ス使用チエツク回路ｂ３０６で、ベクトルレジス
タの使用可否のチエツクは、同じく第３図のレジ
スタ使用チエツク回路ｂ３０８にて行なわれる。 リソース使用チエツク回路ｂ３０６の詳細は、
第５図に示した通りチエツク回路ｂ３０５と同じ
である。アウトポインタ、OPによつて選択され
た命令キユーレジスタｑ３０１中の命令が要求す
るリソースの種類は、QSレジスタｑ３０２から
線３１８を介して入力される。一方、リソース
の状態がRSSWレジスタｒ３０４から入力されて
いる。これらが、アンドゲートｇ３２４〜ｇ３２
７によつて比較されて、リソースの空きがチエツ
クされ、その結果、オアゲートｇ３３０，ｇ３３
１，ｇ３３３、エンコーダｂ３２２，ｂ３２３、
セレクタＳ３１１等によつて最終的にはリソース
が空いていることを示す線３１２と、リソース
の種類、番号を示す線３１１に結果がのせられ
る。以上の動作は、DSレジスタｒ３０３と
RSSWレジスタｒ３０４とのチエツクにより、線
３１０とぽ３０９に結果がのせるリソース使用
チエツク回路ｂ３０５の動作とまつたく同一なの
で、詳細の説明は省く。 レジスタ使用チエツク回路ｂ３０８の構成はチ
エツク回路ｂ３０７と同じであり、その動作は、
第６図ａにおいて、DGレジスタｒ３０５の出力
のかわりに、第３図におけるQGレジスタｑ３０
３の出力線３１９を接続した場合の回路ｂ３０
７の動作と同一である。チエツクの結果は、レジ
スタ使用チエツク回路ｂ３０８の出力線３１４
（第３図）に乗せられる。 再び第３図に戻つて説明する。リソース使用チ
エツク回路ｂ３０６からリソースに空きがあるこ
とを示す信号線３１２に“１”が出力され、そ
のときのリソースの種類、番号が線３１１に出
力され、さらに、レジスタ使用チエツク回路ｂ３
０８からベクトルレジスタが使用可能であること
を示す信号線３１４に“１”が出力され、か
つ、フリツプフロツプｆ３０４〜ｆ３０６の出力
をそれぞれアウトポインタOPが０〜２のときに
選択するセレクタＳ３０３の出力線３２６が
“１”（アウトポインタで指定される、命令キユー
レジスタ内のレジスタQIRiに起動可能な命令が
あることを意味する）になると、アンドゲートｇ
３０５の出力線３２１が“１”になる。この出
力線３２１が“１”になると、セレクタＳ３０
１、Ｓ３０２、Ｓ３０４はそれぞれ命令キユーレ
ジスタｑ３０１の出力線３０４、リソース使用
チエツク回路ｂ３０６からの出力線３１１およ
びQGレジスタｑ３０３からの出力線３１９の
内容を選択してそれぞれEIレジスタｒ３０８、
ESレジスタｒ３０９、EGレジスタｒ３１２に命
令コード、リソースの種類と番号およびレジスタ
番号および使用形態をセツトする。したがつて、
命令キユーレジスタｑ３０１内の命令の起動可能
な場合には、DIレジスタｒ３０２内の命令が起
動可能か否かに無関係に、前者の命令が起動され
ることが分かる。また、線３２１はオアゲート
ｇ３０６を介してフリツプフロツプｆ３０３をセ
ツトし、ベクトルレジスタユニツト、各リソース
に命令の起動信号STを線１０を介して送出す
る。オアゲートｇ３０６の出力線３３０は、
EIレジスタｒ３０８、ESレジスタ３０９、EGレ
ジスタｒ３１２のセツトの制御にも使用される。
命令起動については、（ａ−１）の説明とまつた
く同様である。さらに、線３２１上の“１”の
信号は、反転ゲートｇ３１０により、アンドゲー
トｇ３０１を閉じる。その結果、反転ゲートｇ３
０８の出力が“１”となり、DIレジスタｒ３０
２に命令が入つている場合（フリツプフロツプｆ
３０２が“１”の場合）には、線３２７を
“１”としてその命令を命令キユーレジスタに登
録するように制御する。この処理は（ａ−２）に
述べたとおりである。また、線３２１は、デコ
ーダｂ３１３のデコード有効端子にも接続され、
デコーダｂ３１３はアウトポインタ、OPで指定
されるフリツプフロツプｆ３０４〜ｆ３０６のい
ずれかをリセツトする。これは、OPで指定され
る命令キユーレジスタ中の命令が取出され、起動
されるためである。最後に、線３２１はOPレ
ジスタｒ３１１のセツトに使用され、アウトポイ
ンタが更新される。この更新の制御は、インポイ
ンタの場合と同様、３進で行なわれる。３進の値
の生成は回路ｂ３１４と同じ構成の回路ｂ３１５
にて行なわれる。 （ｂ−２） 命令キユーレジスタ中に命令がある
にもかかわらず、DIレジスタｒ３０２の命令
が先に起動される場合。 これは、次のような場合に生じうる。 (1) 命令キユーレジスタ中の命令が要求するリソ
ースまたはベクトルレジスタが使用不可能で、
この命令を起動することができない。かつ、 (2) DIレジスタｒ３０２中にある命令が要求す
るリソース又はベクトルレジスタが使用可能で
あり、かつ、命令キユーレジスタｑ３０１中に
備えられている命令と、DIレジスタｒ３０２
中にある命令間でベクトルレジスタの競合がな
い。 命令キユーレジスタｑ３０１中にある命令を追
越して、DIレジスタｒ３０２中の命令を先に起
動するには、レジスタの競合がないこと、すなわ
ち、命令キユーレジスタｑ３０１中にある命令に
て変更するベクトルレジスタを、DIレジスタｒ
３０２中の命令が使用しないこと、また命令キユ
ーレジスタｑ３０１中にある命令にて読出すベク
トルレジスタについては、DIレジスタｒ３０２
中の命令が変更しないことが必要である。命令キ
ユーレジスタ中の命令で読出すのみに用いられる
ベクトルレジスタを、DIレジスタ中の命令で読
出すことについては、命令の追越しをしてもレジ
スタの読出す順序が逆転するだけなので、問題は
ない。以上述べたレジスタ競合チエツクを行なう
回路が、第３図の回路ｂ３０９〜ｂ３１１であ
る。この詳細を第７図に基づき説明する。 第７図の回路の詳細は、回路ｂ３０９１〜ｂ３
０９３の詳細を除き、すでに説明した。 第１レジスタ競合チエツク回路ｂ３０９１は
DGレジスタｒ３０５のR1フイールドｒ３０５１
とQGR0レジスタｇ３０３０のR1〜R3フイール
ドとを比較し、次の条件のいずれかが満たされな
い場合に、レジスタ競合なしを示す信号“１”を
アンドゲートｇ３５３に出力する。 (1) DGレジスタのV1＝１、W1＝０のとき、 レジスタQGR0の一つのフイールドRjにおい
て Vj＝Wj＝１、GNj＝DGレジスタのGN1 (2) DGレジスタのV1＝１、W1＝１のとき、 レジスタQGR0の一つのフイールドRjにおい
て Vj＝１、GNj＝DGレジスタのGN1 同様に、DGレジスタのR2フイールドｒ３０５
２、R3フイールドｒ３０５３についてそれぞれ
第２、第３レジスタ競合チエツク回路ｂ３０９
２、ｂ３０９３が同様のチエツクをする。 一方、命令キユーレジスタ中に実行可能な命令
が入つていることを示すフリツプフロツプｆ３０
４（第３図参照）の出力が線３２３を介してア
ンドゲートｇ３５３に入力され、アンドゲートｇ
３５３の入力がすべてが“１”のとき、その出力
がオアゲートｇ３５６を経て、線３１５に乗せ
られる。こうして、DGレジスタｒ３０５で指定
されるベクトルレジスタが、レジスタQGR0にて
指定されるいずれのベクトルレジスタとも競合し
ないか否かがチエツクされる。これと同様に、
DGレジスタｒ３０５で指定されるベクトルレジ
スタと、レジスタQGR１で指定されるベクトル
レジスタの競合関係がチエツク回路ｂ３１０で、
DGレジスタｒ３０５で指定されるベクトルレジ
スタと、レジスタQGR２で指定されるベクトル
レジスタの競合関係がチエツク回路ｂ３１１でチ
エツクされ、その結果がそれぞれアンドゲートｇ
３５４，ｇ３５５を経て、オアゲートｇ３６０，
ｇ３６１の出力線、３１６，３１７にのせら
れる。 DIレジスタｒ３０２中にある命令が要求する
リソースおよびレジスタの使用状況のチエツクに
ついては、（ａ−１）の処理の説明にて詳細を述
べたとおりである。 チエツクの結果、第３図において、リソース使
用チエツク回路ｂ３０５の出力として、線３１
０にリソースが空いていることを示す“１”の信
号が、線３０９にリソースの種類、番号がレジ
スタ使用チエツク回路ｂ３０７の出力として、線
３１３にベクトルレジスタが使用可能であるこ
とを示す“１”の信号が出力される。一方、命令
キユーレジスタ中のアウトポインタOPで指定さ
れる命令が使用するリソースまたはベクトルレジ
スタのいずれか一方または双方とも使用可能でな
いので、リソース使用チエツク回路ｂ３０６の出
力線３１２または、リソース使用チエツク回路
ｂ３０８の出力線３１４の少くともいずれか一
方は“０”になつている。また、命令キユーレジ
スタに命令が存在することから、セレクタＳ３０
３の出力線３２６は“１”に、DIレジスタｒ
３０２に命令が存在することから、線３０２も
“１”になつている。 このような状況のもとで、アンドゲートｇ３０
５の出力線３２１は“１”とはならない。今の
場合、DIレジスタ中の命令と、命令キユーレジ
スタ中の命令が要求するレジスタ間で競合がない
と仮定しているので、線３１５〜３１７が
“１”となり、アンドゲートｇ３０１の出力が
“１”となる。アンドゲートｇ３０１の出力と、
線３１３が入力されるアンドゲートｇ３０２の
出力が“１”となり、この出力“１”と線３１
０と、DIレジスタに有効な命令が入つているこ
とを示す線３０２と、線３２１を反転ゲート
ｇ３１０で反転した出力の４つの信号とが入力さ
れているアンドゲートｇ３０４の出力が“１”と
なる。以後、命令を起動するまでの処理は（ａ−
１）におけるDIレジスタ中の命令起動処理とま
つたく同様である。なお、アンドゲートｇ３０４
の出力が“１”のため、その出力を反転ゲートｇ
３０８で反転した結果が入力されているアンドゲ
ートｇ３０３の出力線３２７、および先に述べ
た線３２１はいずれも“０”のため、IPおよび
OPはいずれも更新されることはなく、また、命
令キユーレジスタに命令が存在することを示すフ
リツプフロツプｆ３０４〜ｆ３０６の状態も変ら
ない。 命令制御ユニツトの変形例 以上、命令制御ユニツトＵ３（第１図参照）の
詳細を述べた。本実施例においては、命令実行の
追越しは、DIレジスタｒ３０２と命令キユーレ
ジスタとの間でのみ行なわれ、命令が一旦、命令
キユーレジスタに入つてしまうと、命令キユーレ
ジスタに入つた順にアウトポインタでとり出され
ていくので、命令キユーレジスタの間での命令実
行の追越しはおこなわれない。しかし、この命令
キユーレジスタ内の命令の間の追越し実行も、
DIレジスタ内の命令と命令キユーレジスタ内の
命令の間の追越し実行と同様に制御すれば、容易
に実現することができる。この場合には、命令キ
ユーレジスタ上の命令について、実行順序を記憶
しておく必要がある。また、命令キユーレジスタ
への命令の登録も、インポインタ（IP）による順
序通りの登録ではなく、空いたレジスタへの登録
となる。 第８図は、これを実現するための回路の内、第
３図の回路と相異する部分を主に示したものであ
る。図において、フリツプフロツプｆ３０４，ｆ
３０５，ｆ３０６は、命令キユーレジスタに有効
な命令が入つていることを示す（入つているとき
に“１”とするフリツプフロツプで、第３図のフ
リツプフロツプｆ３０４〜ｆ３０６と同一のもの
である。このフリツプフロツプの出力を反転ゲー
トｇ３８０〜ｇ３８２で反転後、プライオリデ
イ・エンコーダｂ３９５に入力すると、出力に
は、空きの命令キユー内レジスタのうち、もつと
も番号の小さなものの番号ｉが出力される。本変
形例では、第３図のIPレジスタｒ３１０、３進カ
ウンタｂ３１４にかえ、反転ゲートｇ３８０〜ｇ
３８１、プライオリテイエンコーダｂ３９５を用
い、プライオリテイエンコーダの出力をインポイ
ンタIPとして、第３図のIPのかわりに使用する。 また、命令キユーレジスタｑ３０１中の命令の
起動順序を記憶しておく必要があり、このため、
本変形例では、フリツプフロツプｆ３８０〜ｆ３
８２と実行順序変更回路ｂ３９３が第３図の回路
に追加される。命令キユーレジスタｑ３０１にIP
＝０〜２でもつてそれぞれセツトされた命令を
Q0，Q1，Q2と名づけると、これらの命令を、 Q0→Q1→Q2 Q0→Q2→Q1 Q1→Q2→Q0 Q1→Q0→Q2 Q2→Q0→Q1 Q2→Q1→Q0 の順に起動する場合があり得る。この６つの状態
をフリツプフロツプｆ３８０〜ｆ３８１で記憶す
る。フリツプフロツプｆ３８０，ｇ３８１，ｆ３
８２の記憶情報とこのときの命令実行順序の関係
は次の表のとおりである。

【表】 命令の実行順序の変更は、フリツプフロツプｆ３
０４〜ｆ３０６が“１”から“０”（使用中から
非使用中）になつたときに行なわれる。この変更
を制御するのが変更制御回路ｂ３９３である。回
路ｂ３９３には、フリツプフロツプｆ３０４〜ｆ
３０６の出力３２３〜３２５と現在の起動状
態を表わすフリツプフロツプｆ３８０〜ｆ３８２
の出力３９６〜３９８が入力され、次の起動
状態が線３７６〜３７８に出力されて、再び
フリツプフロツプｆ３８０〜ｆ３８２にセツトさ
れる。回路ｂ３９３の内部では、命令キユーレジ
スタｑ３０１内の一つの命令が起動され線３２
３〜３２５が“１”から“０”に変化した時点
をとらえ、次のように線３９６〜３９８の内
容から、出力を作成し、線３７６〜３７８に
のせる。 すなわち、命令キユーレジスタｑ３０１内の残
りの二つの命令を先ず起動し、かつ、このとき、
この二つの命令の起動順序はそれまでにフリツプ
フロツプｆ３８０〜ｆ３８２が指定していた順序
とし、これらの二つの命令の起動後に、今回起動
された命令のかわりに新たに命令キユーレジスタ
にストアされた命令を起動するように、フリツプ
フロツプｆ３８０〜ｆ３８２をセツトする。 (1) 線３２３が“１”→“０”となつたとき、

【表】 (2) 線３２４が“１”→“０”となつたとき、

【表】 (3) 線３２５が“１”→“０”となつたとき、

【表】 なお、線３２３〜３２５が同時に“１”→
“０”になることはない。なぜならば一命令ずつ
起動するからである。 命令キユーレジスタｑ３０１中のいずれの命令
をも起動可能とするためには、命令キユーレジス
タ中のすべての命令について、リソースおよびベ
クトルレジスタの使用状況のチエツクを行ない、
かつ、命令キユーレジスタ上のすべての命令間の
ベクトルレジスタの競合チエツクを行なう必要が
ある。第８図においてレジスタｑ３０２０〜ｑ３
０２２（QSRO／1/2）は命令キユーレジスタｑ
３０１中の命令が要求するリソースの種類を保持
するもので、第３図のQSレジスタｑ３０２中に
あるものである。ただし、本変形例においては、
各レジスタｑ３０２０〜ｑ３０３０から、OPと
は無関係に直接リソース使用要求を送出する信号
線が設けられている。この各命令のリソース要求
と、リソースの状態を管理する。RSSWレジスタ
ｒ３０４の内容が、第３図のリソース使用チエツ
ク回路ｂ３０６にかえて本変形例で設けられたリ
ソース使用チエツク回路ｂ３８０〜ｂ３８２でチ
エツクされ、それぞれからリソースが空いている
かどうかを示す信号が線３８０〜３８２に、
使用可能なリソースの種類と番号が線３８３〜
３８５に出力される。リソース使用チエツク回
路ｂ３８０〜ｂ３８２は、第５図で説明した回路
ｂ３０５とまつたく同一構成を有する。第８図に
おいて、QGR0〜QGR2レジスタｑ３０３０〜ｑ
３０３２は、命令キユー中の各命令が要求するレ
ジスタの番号等を記憶しているもので、第３図の
QGレジスタｑ３０３中にあるものである。この
各命令のレジスタ要求と、ベクトルレジスタの状
態を管理するRGSWレジスタｒ３０６の内容が、
本変形例において新たに設けられたレジスタ使用
チエツク回路ｂ３８３〜ｂ３８５でチエツクさ
れ、要求するすべてのベクトルレジスタが使用可
能かどうかを示す信号が３８６〜３８８に出
力される。これらのレジスタ使用チエツク回路
は、第６図で説明した回路ｂ３０７とまつたく同
一である。また、各命令の要求するベクトルレジ
スタ間の競合をチエツクするために、本変形例で
新たに設けられたレジスタ競合チエツク回路ｂ３
８６〜ｂ３９１が使用される。命令キユーレジス
タ中の各命令の実行順序はどのようなものでも許
されるようにしたい。命令キユーレジスタ中に３
命令分保持できる場合には、ある命令が他の２命
令に優先して起動させるために２つのチエツク回
路が必要で、それが３命令分必要であるから、計
６個のレジスタ競合チエツク回路ｂ３８６〜ｂ３
９１が必要となる。回路ｂ３８６は、QGR0のR1
〜R3フイールドどQGR1のR1〜R3フイールドと
が入力され、前者が後者の各々に対してレジスタ
競合チエツクを行い、いずれのフイールドにもレ
ジスタ競合が検出されないとき、線３９０に
“１”を出力する。第７図のレジスタ競合チエツ
ク回路ｂ３０９と同一構成を有する。回路ｂ３８
６には、フリツプフロツプｆ３０５の出力線３
２４も入力されており、回路ｂ３０９（第７図）
と同様に、この信号線３２４が“０”のときに
は、無条件に線３９０に“１”を出力する。同
様に回路ｂ３８７は、QGR1の各フイールドが
QGR0の各フイールドに対してレジスタ競合を有
しないかをチエツクする回路である。同様に回路
ｂ６８８〜ｂ３９１はそれぞれQGR2に対して
QGR1の、QGR1に対してQGR2の、QGR0に対し
てQGR2の、QGR2に対してQGR0の、レジスタ
競合をチエツクするものである。これらのレジス
タ競合チエツク回路ｂ３８６〜ｂ３９１の出力線
３９０〜３９５は命令選択回路ｂ３９４に入
力される。命令選択回路ｂ３９４には、先に述べ
た、リソース使用チエツク回路ｂ３８０〜ｂ３８
２の出力線３８０〜３８２、レジスタ使用チ
エツク回路ｂ３８３〜ｂ３８５の出力線３８６
〜３８８、命令の起動順序を指定するフリツプ
フロツプｆ３８０〜ｆ３８２の出力および命令キ
ユーレジスタ中に実行可能な命令が入つているこ
とを示すフリツプフロツプｆ３０４〜ｆ３０６の
出力線３２３〜３２５も入力され、ベクトル
レジスタ、リソースに空きがあり、かつベクトル
レジスタの使用上、競合が生じない命令キユーレ
ジスタ中の命令が命令選択回路、ｂ３９４にて選
択されて、選択された命令の命令キユーレジスタ
中の番号がアウトポインタOPとして３２９
に、命令キユーレジスタ中に命令が選択されたこ
とを示す信号が線３２１に出力される。 命令選択回路ｂ３９４の詳細を第９図に示す。
アンドゲートｇ３８３には、フリツプフロツプｆ
３０４の出力線３２３、リソース使用チエツク
回路ｂ３８０の出力線３８０、レジスタ使用チ
エツク回路ｂ３８３の出力線３８６、レジスタ
競合チエツク回路ｂ３８６、ｂ３９１の出力線
３９０，３９５が入力され、これらの入力がすべ
てが“１”のときに、アンドゲートｇ３８３の出
力線３７０が“１”になる。これは、命令キユ
ーレジスタ中の第０番の命令Q0が実行してよい
ことを示す。同様に、アンドゲートｇ３８４，ｇ
３８５にも命令キユーレジスタの第１、第２番に
関する信号線が入力され、線３７１，３７２
に出力される。線３７０〜３７２は、同時に
“１”になることもありうる。後３７０−３
７２はオアゲートｇ３８７に入力され、いずれか
１つでも命令実行が可能のときには、オアゲート
ｇ３８７の出力線３２１を“１”とする。線
３７０〜３７２に出力された命令実行可能を示
す信号から、いずれを選択するかは命令実行順序
判定回路ｂ３９５にて行なわれる。回路ｂ３９５
には、線３７０〜３７２のほかに、命令実行
順序を示すフリツプフロツプｆ３８０〜ｆ３８２
の出力線３９６〜３９８が入力され、次のよ
うにして実行すべき命令キユーレジスタ上の番号
が線３２９に出力される。線３２９は実際に
は２本の線３２９０（上位）、３２９１（下
位）からなり、２本での２進数00，01，10をあら
わして、命令キユーレジスタ内の命令の番号を示
すこととする。 (1) 線３９６〜３９８が“０”“０”“０”の
とき

【表】 (2) 線３９６〜３９８が“０”“０”“１”の
とき

【表】 (3) 線３９６〜３９８が“０”“１”“０”の
とき

【表】 (4) 線３９６〜３９８が“０”“１”“１”の
とき

【表】 (5) 線３９６〜３９８が“１”“０”“０”の
とき

【表】 (6) 線３９６〜３９８が“１”“０”“１”の
とき

【表】 命令選択回路ｂ３９４の出力である線３２
９，線３２１を、第３図においてそれぞれアウ
トポインタ（OP）レジスタｒ３１１の出力、線
３２９およびアンドゲートｇ３０５の出力線
３２１のかわりに使用すればよい。したがつて、
第３図のアウトポインタレジスタｒ３１１、３進
カウンタｂ３１５、セレクタＳ３０３、アンドゲ
ートｇ３０５は不用となる。 なお、第８図中のセレクタＳ３８０は命令キユ
ーレジスタ中の命令が要求するリソースの種類、
番号をアウトポインタ（線３２９上にある）に
従がつて選択するもので、この出力線３１１
が、第３図のリソース使用チエツク回路ｂ３０６
の出力線のかわりに使用される。 以上のべたように、本発明により命令制御ユニ
ツトでは、読出された命令を次々と解読し、起動
できる命令は次々と起動し、起動できない命令は
命令キユーレジスタに入れていく。かつ、リソー
スが空きベクトルレジスタが使用可能となると、
ベクトルレジスタの使用順序に制約がないことを
条件に、解読した順序に関係なく命令を起動して
いくことにより、リソース、ベクトルレジスタが
空いている時間を短縮させ、より短時間に命令を
処理させることができる。 ベクトルレジスタユニツト (1) 概要 第１０図は、ベクトルレジスタユニツトＵ４
は、ベクトルレジスタ制御ユニツトＵ４０と、ベ
クトルレジスタデータユニツトＵ４１に分けられ
る。 ベクトルレジスタ制御ユニツトＵ４０では命令
制御ユニツトＵ３よりの指令にもとづいて、ベク
トルレジスタデータユニツトＵ４１中にあるベク
トルレジスタVRから必要なデータを読出し、演
算器Ｕ２０，Ｕ２１、メモリ・リクエスタＵ１
０，Ｕ１１（第５図）に送出する制御、および演
算器Ｕ２０，Ｕ２１、メモリ・リクエスタＵ１
０，Ｕ１１から送出されてくるデータをベクトル
レジスタVRに書込む制御を行なう。また、ベク
トルレジスタVRの使用の終了を命令制御ユニツ
トＵ３に知らせる。 ベクトルレジスタVRの各々は多数のベクトル
要素を保持するものであるが、ここでは従来技術
と同様、メモリ素子で構成されることとする。こ
のため、書込みまたは読出しアドレスを指示する
ためのアドレスカウンタ（詳細後述）がベクトル
レジスタVRごとに存在する。これらのアドレス
カウンタは、ベクトルレジスタ制御ユニツトＵ４
０より制御される。 ベクトルレジスタVRからのベクトル要素の読
み出しは、ベクトルレジスタ制御ユニツトＵ４０
の制御下で、次のように行われるのに注意すべき
である。本実施例では、ある命令の実行により、
あるベクトルレジスタVRにベクトルデータの要
素を書込み中のときに、そのベクトルレジスタを
読出したい後続の命令があれば、このベクトルレ
ジスタへ任意数の要素が書込まれた時点で、書込
み動作と並行して読出し動作が開始されるよう
に、ベクトルレジスタのチエイニングを行う。し
かも、このチエイニングでは、先行する命令によ
る書込み動作が間欠的に行なわれる場合には、そ
れに応じて後続の命令による読出しも間欠的に行
なわれる。さらに、ある命令が読出し用に二つの
ベクトルレジスタを用いる場合にあつては、これ
らのベクトルレジスタの少くとも一方に一部のベ
クトルレジスタ要素しか書込まれていない場合で
あつても、これらのベクトルレジスタに書込まれ
たベクトル要素の内、同一番号の要素を対にして
読出す動作を開始する。しかも、これらのベクト
ルレジスタへの残りの要素が間欠的に書込まれる
場合には、同一番号の一対の要素が同時に読出し
可能になるごとに、この一対の要素を読出す。 演算器に供給されるベクトルデータは、通常、
主記憶から読出され、一旦ベクトルレジスタに入
れられ、そこから演算器に供給される。データの
読出しはマシンクロツクに同期して行なわれる
が、主記憶から読出されるベクトル要素は、主記
憶上の読出しの競合（たとえば２つのメモリ・リ
クエスタの同時動作時に生ずる）からマシンサイ
クルごとにベクトルレジスタに連続して書込まれ
るとは限らない。このとき、演算器に供給すべき
ベクトル要素データは、間欠的にベクトルレジス
タに到着し、書込まれていく。このような条件の
もとでも、書込みと並行して読出し動作（チエイ
ニング）を行ない、また、命令が二つのベクトル
レジスタを必要とするときには演算器に対し、２
つのベクトルレジスタの同一ベクトル要素番号の
ベクトルデータを同時に供給するようにすること
により、命令の実行開始を早めることができる。 (ii) ベクトルレジスタ制御ユニツトの概要 ベクトルレジスタ制御ユニツトＵ４０は第１１
図に示すように、命令起動制御回路ｂ４００と、
ベクトルレジスタVR0〜VR7の各々に対応したベ
クトルレジスタ制御回路ｂ４１０〜ｂ４１７と、
演算器Ｕ２０，Ｕ２１とメモリ・リクエスタＵ１
０，Ｕ１１の各々に対応したオペランド制御回路
ｂ４２０〜ｂ４２３と、オペランド制御回路ｂ４
２０〜ｂ４２３からの出力をそれぞれ保持するフ
リツプフロツプｆ４００〜ｆ４０７、および、リ
ソース−レジスタ変換回路（以下Ｓ−Ｇ変換回路
とよぶ）ｂ４０１，ｂ４０４，ｂ４０５、レジス
タ−リソース変換回路（以下Ｇ−Ｓ変換回路とよ
ぶ）ｂ４０２，ｂ４０３から成る。Ｇ−Ｓ変換回
路ｂ４０２，ｂ４０３は、命令制御ユニツトＵ３
により指定される読出し用の一つ又は二つのベク
トルレジスタ番号に対する、ベクトルレジスタ制
御回路ｂ４１０〜ｂ４１７のいずれか二つからの
信号を、命令制御ユニツトＵ３により指定される
リソース番号に対する、オペランド制御回路ｂ４
２０〜ｂ４２７の一つへ送出するものであり、Ｓ
−Ｇ変換回路ｂ４０１（又は４０４とｂ４０５）
は命令制御ユニツトＵ３により指定された番号の
リソース（又はこれに対するオペランド制御回路
ｂ４２０〜ｂ４２７）から送られてくる信号を、
命令制御ユニツトＵ３により指定された書込み用
のベクトルレジスタ番号に対応するベクトルレジ
スタ制御回路ｂ４６０〜ｂ４６７の一つ（又はこ
の番号のベクトルレジスタ）へ送出するものであ
る。 まず、命令起動制御回路ｂ４００が命令制御ユ
ニツトＵ３より、起動信号（線１０上）、命令
コード（線１１上）、レジスタ番号（線１２
上）、リソース種類番号（線１３上）、処理ベク
トル長（線１４上）を受けとり、命令コードが
ベクトルレジスタの使用を必要とするもののとき
には、次のように動作する。 (1) Ｓ−Ｇ変換回路、ｂ４０１，ｂ４０４，ｂ４
０５、Ｇ−Ｓ変換回路、ｂ４０２，ｂ４０３に
変換に必要なリソース番号とベクトルレジスタ
番号、および、それらのセツト信号を送出す
る。 (2) ベクトルレジスタ制御回路ｂ４１０〜ｂ４１
７のうち、指定されたベクトルレジスタ番号の
ものに、書込み、または読出しの起動信号を出
す。 (3) オペランド制御回路ｂ４２０〜ｂ４２３のう
ち、指定されたリソースの種類と番号に対する
回路に、ベクトル長データと、そのセツト信
号、および、オペランドを１つしか使用しない
命令においては、それを指示する信号を出す。 命令実行時には、次のように制御信号が伝達さ
れる。ここでは、ベクトルレジスタ０および１か
らデータを読出して演算器０で演算し、結果をベ
クトルレジスタ７に書込む命令の実行時の動作に
ついて説明する。 ベクトルレジスタ０にてあるベクトル要素の読
出しが可能になると、ベクトルレジスタ制御回路
ｂ４１０からベクトルレジスタ読出し許可信号が
線４８０に出力される。同じく、ベクトルレジ
スタ制御回路ｂ４１１からも線４８１に、ベク
トルレジスタ１でのベクトルレジスタ読出し許可
信号が出力される。Ｇ−Ｓ変換回路ｂ４０２，ｂ
４０３にて線４８０，４８１の信号は、演算
器０に対する出力線４９０，５００に伝えら
れ、オペランド制御回路ｂ４２０に入力される。
オペランド制御回路ｂ４２０は、これらのベクト
ルレジスタ読出し許可信号が同時に存在すること
を条件に１ベクトル要素ごとのベクトルデータ送
出信号を作成し、線５２０に出力する。この信
号は、フリツプフロツプｆ４０１で一旦受けた
後、線４３にて演算器０にデータ有効信号とし
て送られる。一方、線５２０上のデータ送出信
号はＳ−Ｇ変換回路ｂ４０４，ｂ４０５にも入力
され、それぞれによりベクトルレジスタ番号０，
１に対応した線５４０，５５１に出力され、
それぞれ、オアゲートｇ４００又はｇ４０１およ
び線４７０と４７１により、ベクトルレジス
タデータユニツトＵ４１（第１０図参照）中にあ
るベクトルレジスタ０と１に対する読出しアドレ
スカウンタ（後述）の更新に使用される。本発明
では、ベクトル要素データ送出信号（線５２０
上にある）を作成した後、はじめて、ベクトルデ
ータの読出し用のアドレスカウンタ（後述）を、
次のアドレスに更新する点が特長の一つである。
実際にデータをよみ出す動作は、２つ（ここでは
ベクトルレジスタ０と１）のオペランドのデータ
読出しが可能になつたことを確認してから行なう
わけである。 さて、データ有効信号Ｖ（線４３上）と、ベ
クトル要素データが演算器０に送られ、演算され
ると演算結果が線４５（第１０図）を介してベ
クトルレジスタデータユニツトＵ４１に、データ
有効信号Ｖが線４６を介してベクトルレジスタ
制御ユニツトＵ４０に戻される。このデータ有効
信号Ｖは、Ｓ−Ｇ変換回路ｂ４０１により書込み
ベクトルレジスタ＃７に対応する線４３７に伝
えられる。線４３７の信号に応答して、ベクト
ルレジスタ制御回路ｂ４１７は、ベクトルレジス
タ７への書込みアドレスカウンタ更新信号を線
４２７を介してベクトルレジスタデータユニツト
Ｕ４１に伝えるとともに、ベクトルレジスタ制御
回路ｂ４１７内にあり、ベクトルレジスタ＃７中
のどのベクトル要素まで書込みを行なつたかのポ
インタ（後述）の管理に使用する。このポインタ
は、ベクトルレジスタ７を書込みながら、後続の
命令でのこのベクトルレジスタ読出しに使用する
際に、書込んだベクトル要素までを読出すように
制御するために使用される。 最終ベクトル要素を演算器０に送出する際に、
それが最終であることを指定するためにオペラン
ド制御回路ｂ４２０から、ベクトルデータ送出信
号と同期して最終ベクトルデータ信号Ｅが線５
１０に出される。つまり、回路ｂ４２０は、命令
実行開始時にセツトされる処理ベクトル長を憶え
ておき、この数だけ、ベクトルデータ送出信号を
出すと、最終ベクトルデータ信号を出すように構
成されている。この信号は、フリツプフロツプｆ
４００で一旦記憶された後演算器０に線４０に
より送出され、最終演算結果と同期して、線４
４によりＳ−Ｇ変換回路ｂ４０１に戻されてく
る。線４４はＳ−Ｇ変換回路ｂ４０１によりベ
クトルレジスタ７に対応する線４２７に伝達さ
れ、ベクトルレジスタ制御回路ｂ４１７に入力さ
れる。制御回路ｂ４１７はベクトルレジスタ７へ
の書込み動作を終了させるとともに、線１６に
て、命令制御ユニツトＵ３に、ベクトルレジスタ
７の書込が終了したことを伝える。一方、オペラ
ンド制御回路ｂ４２０からの出力線５１０上の
最終ベクトルデータ信号ＥはＳ−Ｇ変換回路ｂ４
０４，ｂ４０５にも入力されて、ベクトルレジス
タ０，１に対応する線５３０および５３１に
出力され、さらにオアゲートｇ４１０，ｇ４１１
を経て、線４６０，４６１により、ベクトル
レジスタ制御回路ｂ４１０，ｂ４１１に入力さ
れ、ベクトルレジスタの読出し動作を終了させる
とともに、線１５にて、命令制御ユニツトＵ３
に、ベクトルレジスタ０，１の読出しが終了した
ことを伝える。 (iii) 命令起動制御回路 第１２図に示すように、命令起動制御回路ｂ４
００は命令制御ユニツトＵ３よりそれぞれ線１
０〜１４を介して入力される命令起動信号
ST、命令コード使用レジスタ番号と使用形態、
使用リソース種類と番号、処理ベクトル長をそれ
ぞれフリツプフロツプｆ４１０、レジスタ
RGR，ｒ４００，RIG，ｒ４０１，RSR，ｒ４０
２，RVIR，ｒ４０３にいずれも命令起動信号ST
に応答してセツトする。 フリツプフロツプｆ４１０の出力は、Ｓ−Ｇ／
Ｇ−Ｓ変換回路ｂ４０２〜４０５（第１４図）他
への情報のセツト信号として、線４１９により
送り出されるとともに、内部での各種データ信号
の作成に使用される。 RGR，ｒ４００の内容から、Ｓ−Ｇ変換回
路、Ｇ−Ｓ変換回路（第１１図）に与えるレジス
タ番号と、ベクトルレジスタ制御回路、ベクトル
レジスタデータユニツトに与える初期化／起動信
号を作成する。通常のベクトル命令では、RIフ
イールドで書込みベクトルレジスタ、R2／R3フ
イールドで読出しベクトルレジスタを使用する。
このため、第１１図のＳ−Ｇ変換回路ｂ４０１に
は、R1フイールドのレジスタ番号を、Ｇ−Ｓ変
換回路ｂ４０２、Ｓ−Ｇ変換回路ｂ４０４には
R2フイールドのレジスタ番号を、Ｇ−Ｓ変換回
路ｂ４０３、Ｓ−Ｇ変換回路ｂ４０５には、R3
フイールドのレジスタ番号を与えればよい。しか
し、第２図での説明に述べたように、主記憶にベ
クトルデータを格納する命令においては、R1フ
イールドは読出し用のベクトルレジスタ番号を指
定するのでR1フイールドのレジスタ番号を、通
常のR2フイールドのレジスタ番号を送出する信
号線に乗せ替える必要がある。このために、
RGRr４００のGN1フイールドとV1フイールドは
併せて線４３９を介して、Ｓ−Ｇ変換回路ｂ４
０１に送出されるとともに、セレクタＳ４００に
第１の組として入力される。一方、レジスタｒ４
００のGN2とV2フイールドは第２の組としてセ
レクタＳ４００に入力され、このいずれかが選択
されて、線４４９にて、Ｓ−Ｇ変換回路ｂ４０
４、Ｇ−Ｓ変換回路ｂ４０２に送出される。この
セレクタＳ４００の選択制御はデコーダｂ４３８
が行い、RIRr４０１内の命令コードが主記憶に
ベクトルデータを格納する命令に対するものか否
かに応じて前者又は後者が選択されるようにセレ
クタＳ４００が制御される。RGRr４００のGN3
とV3フイールドは線４５９により、そのま
ま、Ｓ−Ｇ変換回路ｂ４０５、Ｇ−Ｓ変換回路ｂ
４０３に送られる。 ベクトルレジスタ制御回路ｂ４１０〜ｂ４１７
およびベクトルレジスタデータユニツトＵ４１中
のベクトルレジスタに対し、書込みの起動を行な
うために、RGR，ｒ４００のR1〜R3フイールド
はデコーダｂ４３０に送られる。デコーダｂ４３
０は、アンドゲートＡ付デコード有効端子Ｅを有
し、アンドゲートＡへの入力線がすべて“１”の
ときに、デコーダが有効になる。デコーダｂ４３
０のアンドゲートＡには、V1フイールド、W1フ
イールド、およびフリツプフロツプｆ４１０の出
力がそれぞれ線５８０，５８１，４１９が
接続されており、また、デコードされる信号とし
て、GN1フイールドが線４３９を介して入力さ
れている。デコードが有効すなわち、GN1フイー
ルドのデータに意味があり（V1フイールド＝
“１”）、書込みが指定されており（W1フイールド
＝“１”）かつ命令起動（419＝“１”）時に線
５８２を介して入力されるGN1フイールドの内容
がデコードされ、このGN1フイールドがベクトル
レジスタ０〜７のいずれかの番号を有していると
きには、出力線８本４１０〜４１７のうちの
１つが“１”になる。ここでは、GN1フイールド
が“０”のとき、出力線４１０が“１”，“１”
のとき出力線４１１が“１”，“２”のとき出力
線４１２が“１”というようにデコードされる
とする。今、例として考えている命令では
RGR、ｒ４００内のR1フイールドがベクトルレ
ジスタ０への書込みを指示（W1＝１，GN1＝
０）しているので線４１０のみが“１”とな
る。デコーダｂ４３０の出力線４１０〜４１
７は、ベクトルレジスタ制御回路ｂ４１０〜ｂ４
１７（第１１図）およびベクトルレジスタデータ
ユニツトＵ４１に送出される。デコーダｂ４３３
〜ｂ４３５は、ベクトルレジスタの読出しの起動
を行なうためのものである。これらのデコーダに
は、アンドゲートＡ付デコード有効端子へ、
W1，W2，W3フイールドではなく、それぞれを
反転ゲートｇ４２０〜ｇ４２２で反転した出力が
線５８９，５９１を介して入力され、RGR，
ｒ４００のフイールドRiが読出し用のとき（Wi
＝０）のみ、デコードが有効となる点が異なるの
みで、あとはまつたくデコーダｂ４３０と同様で
ある。デコーダｂ４３３〜ｂ４３５の出力は、オ
アゲートｇ４４０〜ｇ４４７を経て、線４００
〜４０７により、それぞれベクトルレジスタ制
御回路ｂ４１０〜ｂ４１７およびベクトルレジス
タデータユニツトＵ４１に読出し起動信号として
送出される。以上の実施例においてデコーダｂ４
３３を省略し、セレクタＳ４００の出力をデコー
ダｂ４３４に入力させてもよい。このときには、
セレクタＳ４００には、さらに、W1フイールド
とW2フイールドの出力もそれぞれGN1，GN2フ
イールドとともに入力され、選択されるようにし
ておく必要がある。 デコーダｂ４３６は、オペランド制御回路ｂ４
２０〜ｂ４２３に対する起動信号を送出するもの
である。デコード有効端子Ｅには、線４１９
が、データ端子DIには、RSR，ｒ４０２からリ
ソース種類、番号が入力され、これらがデコード
されて線４４０〜４４３のいずれかが“１”
となる。この線４４０〜４４３の信号“１”
は、それぞれオペランド制御回路ｂ４２０〜ｂ４
２３に対する起動信号となる。 デコーダｂ４３７は、オペランド制御回路ｂ４
２０〜ｂ４２３にて２つのベクトル要素の同期を
とる必要のない場合を指示するためにある。２つ
のオペランドの同期が不要な場合とは、たとえば
一つのベクトルレジスタから主記憶へのベクトル
データの格納や、一対のベクトルレジスタ間での
ベクトルデータの転送、一つのベクトルレジスタ
内のベクトルデータを変換して他の一つのベクト
ルレジスタに格納するベクトルデータの変換のよ
うに、読出すべきベクトルレジスタが一つであ
り、命令のR3フイールドが不要の場合であり、
このときには、RGR，ｒ４００のV3フイールド
が“０”になつている。デコーダｂ４３７は２入
力アンドゲートＡ付デコード有効端子Ｅがあり、
そこには、線４１９の他に、RGR，ｒ４００
のV3フイールドの出力を反転ゲートｇ４２３で
反転させた出力が入力される。デコーダｂ４３７
は、RSR，ｒ４０２から与えられるリソースの
種類、番号を解読して、線４５０〜４５３の内
の一つに“１”を出力する。デコーダｂ４３７の
出力は、線４５０〜４５３を介してそれぞれ
オペランド制御回路ｂ４２０〜ｂ４２３に接続さ
れる。 RSR，ｒ４０２内のリソース種類番号はまた
線４２９を介してＳ−Ｇ変換回路ｂ４０１、ｂ
４０４，ｂ４０５，Ｇ−Ｓ変換回路ｂ４０２，ｂ
４０３に共通に入力される。 RVLR，ｒ４０３内の処理ベクトル長は、線
４６９により、各オペランド制御回路ｂ４２０〜
ｂ４２３に共通に入力される。 (iv) Ｓ−Ｇ変換回路 第１３図は、Ｓ−Ｇ変換回路ｂ４０１の内、各
リソースから与えられるデータ有効信号を、命令
制御ユニツトＵ３により指定されるレジスタ番号
に対するベクトルレジスタ制御回路に供給する回
路を示している。 第１３図において、リソース種類番号が線４
２９によりデコーダｂ４３９のデータ端子に入力
され、書込み用のベクトルレジスタ番号が線４
３９を介してリソース対応に設けたレジスタｒ４
１０〜ｒ４１３に入力され、命令起動信号ST
が、線４１９によりデコーダｂ４３９のデコー
ド有効端子Ｅに入力される。レジスタｒ４１０〜
ｒ４１３は、それぞれメモリ・リクエスタ０，１
および演算器０，１に対応して設けられている。
線４３９上にはレジスタ番号GN1の他に、第１
２図の説明でも述べたように、レジスタ番号が有
効であるかどうかを指示する信号Ｖも含まれてい
る。これらの信号はレジスタｒ４１０〜ｒ４１３
の内線４２９上にあるリソース種類、番号に対
応するものにデコーダｂ４３９によりリセツトさ
れる。レジスタｒ４１０〜ｒ４１３内のレジスタ
番号GN1は、それぞれデコーダｂ４４０〜ｂ４４
３のデコード入力端子に、Ｖビツトはデコーダｂ
４４０〜ｂ４４３のアンドゲートＡ付デコード有
効端子Ｅの一方の入力端子に入力される。これら
の端子Ｅの他方の入力端子には、それぞれメモ
リ・リクエスタ０，１、演算器０，１からデータ
有効信号がそれぞれ線４６，４６′，２
９，２９′を介して入力される。たとえば、レ
ジスタｒ４１０にあるＶフイールドの出力“１”
がデコーダｂ４４０のアンドゲートに入力されて
いる条件下では線４６から“１”が入力される
とデコーダｂ４４０がデコード有効状態となり、
レジスタｒ４１０のGNフイールドの出力がデコ
ードされて、デコーダの出力端子０〜７のいずれ
かが“１”となり、各出力端子に接続して設けら
れたオアゲートｇ４３０〜ｇ４３７の出力線４
２０〜４２７のいずれかが“１”となる。この
出力線４２０〜４２７はベクトルレジスタ０
〜７に対応していて、それぞれベクトルレジスタ
制御回路０〜７にデータ有効信号を供給する。 こうして、一度、レジスタｒ４１０〜ｒ４１３
にデータがセツトされた後、線４６の“１”，
“０”の変化が、そのまま、線４２０〜４２７
のいずれかに伝えられる。ここで、注意したいこ
とは、レジスタｒ４１０〜ｒ４１３内のレジスタ
番号が異なる限り、線４６，４６′，２
９，２９′の信号を同時にそれぞれ線４２０
〜４２７の内の対応する線に供給することがで
きることである。この同時供給は最大４つのレジ
スタ番号に対して可能である。こうして、４つの
リソースを並列に動作させることが可能となる。 なお、Ｓ−Ｇ変換回路ｂ４０１の内、各リソー
スから供給される最終ベクトルデータ信号を命令
制御ユニツトＵ３により指定されるレジスタ番号
に対するベクトルレジスタ制御回路０〜７に供給
する回路部分は、第１３図の線４６，４
６′，２９，２９′をそれぞれ線４４，４
４′，２６，２６′により置換し、線４２０
〜４２７を線４３０〜４３７により置換す
れば得られる。 Ｓ−Ｇ変換回路ｂ４０４は、各リソース対応の
オペランド制御回路０〜３からそれぞれ線５２
０〜５２３を介して入力されるベクトルデータ
送出信号を命令制御ユニツトＵ３により指定され
るレジスタ番号のベクトルレジスタへ線５４０
〜５４３のいずれかを介して送出する回路部分
と、オペランド制御回路０〜３から線５１０〜
５１３を介して入力される最終ベクトルデータ
信号を、命令制御ユニツトＵ３により指定される
リソース番号に対するベクトルレジスタ制御回路
０〜７に線５３０〜５３７を介して送出する
回路部分とからなる。前者は、第１３図におい
て、線４３９を線４４９により置換し、線
４６，４６′，２９，２９′をそれぞれ、線
５２０〜５２３により置換し、線４２０〜
４２７をそれぞれ線５４０〜５４７により
置換することにより得られる。後者は、第１３図
において、同様に線４５９，線５１０〜５
１３および５３０〜５３７を用いることによ
り得られる。Ｓ−Ｇ変換回路ｂ４０５も、回路ｂ
４０４と同様に形成されるので、詳細は省略す
る、なお、これらの置換後の信号線番号を、第１
３図において信号線番号４６，４６′，２
９，２９′，４２０〜４２７の後のカツコ
にて示してある。 (v) Ｇ−Ｓ変換回路 第１４図は、Ｇ−Ｓ変換回路ｂ４０２（第１１
図）の詳細を示したものである。命令起動制御回
路ｂ４００から線４２９を介してリソースの種
類、番号が入力され、線４４９を介してレジス
タ番号が入力され、線４１９を介してのセツト
信号が入力される。線４２９上のリソースの種
類、番号は、ベクトルレジスタ対応のレジスタｒ
４２０〜ｒ４２７の内、線４４９上のレジスタ
番号に対応するものにセツトされる。セツトすべ
きレジスタの指定は、線４４９上のレジスタ番
号がデータ端子に入力され、線４１９上のセツ
ト信号と、線４４９上のレジスタ番号の有効を
示す信号Ｖをデコーダｂ４４９のアンドゲートＡ
に入力されるデコーダｂ４４９により制御され
る。レジスタｒ４２０〜ｒ４２７の出力は、それ
ぞれに対応したデコーダｂ４５０〜ｂ４５７に入
力されている。デコーダｂ４５０〜ｂ４５７は、
それぞれベクトルレジスタ制御回路０〜７から信
号線４８０〜４８７を介してデコード有効端
子Ｅに入力されるベクトルレジスタ読出許可信号
が“１”になると、データ入力端子より入力され
ているリソース種類、番号に対応した出力端子の
いずれか１つから“１”を出力する。この結果、
デコーダｂ４５０〜ｂ４５７の０〜３番号の出力
端子にそれぞれ接続されたオアゲートｇ４４０〜
ｇ４４３のいずれかにより、線４９０〜４９
３の内指定されたリソース対応の線が“１”とな
る。線４８０〜４８７のいずれかが“０”に
なると、デコーダｂ４５０〜ｂ４５７の内の対応
するものがデコード有効でなくなるので、線４
８０〜４８７の“１”，“０”が対応する信号線
４９０〜４９３へ“１”，“０”として伝達さ
れることになる。 なお、一度、レジスタｒ４２０〜ｒ４２７にセ
ツトされたリソース番号種類が相互に異なるとき
は、線４８０〜４８７の“１”信号をそれぞ
れ線４９０〜４９３内の対応する線に同時に
供給可能であり、この同時供給は最大４つのリソ
ースに対して行いうる。これにより４つのリソー
スの並列動作を可能にする。 な、第１１図のＧ−Ｓ変換回路ｂ４０３は、第
１４図の信号線４４９を線４５９により置換
し、線４９０〜４９７をそれぞれ線５００〜
５０７により置換すれば得られる。なお、第１
４図には、この置換後の信号線番号を置換すべき
信号線の番号の後にカツコをつけて示してある。 (vi) ベクトルレジスタ制御回路 第１５図は、ベクトルレジスタ制御回路ｂ４１
０の詳細を示したものである。他のベクトルレジ
スタ制御回路１〜７も全く同一構造で、この図の
線４００，４１０，４２０，４３０，
４６０，４８０がこれらの信号線番号の後のカ
ツコ内に記載してある線号線に置換することによ
り得られる。この制御回路では、書込み又は読出
しのみの動作と、チエイニング動作（書込み、読
出しの同時動作）の３動作を行なう。 (a) 書込みのみの動作 ベクトルレジスタ０への書込みの起動指示が
命令起動制御回路ｂ４００（第１４図）により
線４１０を介して伝えられると、書込み中を
示すフリツプフロツプｆ４２０がセツトされ、
アツプ／ダウンカウンタ（以下Ｕ／Ｄカウン
タ）Ｃ４００がクリアされる。Ｕ／Ｄカウンタ
Ｃ４００は、Ｕ，Ｄ端子の入力に対して次のよ
うな出力を供給する。

【表】 線４２０を介してＳ−Ｇ変換回路ｂ４０１
よりデータ有効信号が入力されると、この信号
は、フリツプフロツプｆ４２０の出力“１”に
より開かれているアンドゲートｇ４２０を経
て、Ｕ／ＤカウンタＣ４００のＵ端子に入力さ
れ、カウントの内容を＋１するとともに、その
ままベクトルレジスタデータユニツトＵ４１
（第１０図）に送出される。Ｓ−Ｇ変換回路ｂ
４０１から線４３０により、最終ベクトルデ
ータ信号がつたえられると、この信号はフリツ
プフロツプｆ４２０をリセツトし、書込み中の
状態を停止するとともに、直接線４３０を介
して命令制御ユニツトＵ３（第１図）にも送出
され、RGSW、ｒ３０６（第３図）内の書込み
用ベクトルレジスタ番号（たとえばｊ）に対応
するビツト（Wj）をリセツトする。なお、線
４３０を他のベクトルレジスタ制御回路１〜
７の対応する出力線４３１〜４３７と一緒
に束ねたものが第１図の線１５である。 (b) 読出しのみの動作 ベクトルレジスタ０の書込み動作が起動され
ていない状態で、このベクトルレジスタの読出
しの起動指示が命令起動制御回路ｂ４００（第
１１図）より線４００を介して伝えられる
と、読出し中を示すフリツプフロツプｆ４２１
がセツトされる。フリツプフロツプｆ４２０は
リセツトされた状態にあるので、その出力を反
転ゲートｇ４５１、オアゲートｇ４５２を介し
て入力され、またフリツプフロツプｆ４２１の
出力が入力される。アンドゲートｇ４５３の出
力線４８０は“１”となる。線４８０は読
出し可能信号として、Ｇ−Ｓ変換回路ｂ４０２
（第１１図）に供給される。したがつて、命令
制御ユニツトＵ３に関して説明したように、あ
る命令においてベクトルレジスタが読出し用に
使用されているときには、このベクトルレジス
タを書込み用に用いる後読の命令はこの読出し
が終わるまで起動されない。したがつて、フリ
ツプフロツプｆ４２０は、この読出しが終了す
るまでセツトされることはないので、線４８
０にはフリツプフロツプｆ４２１がリセツトさ
れるまで読出し可能信号が送出されつづけるこ
とになる。こうして、ベクトルレジスタ０の全
要素の読出しが終了すると、線４６０を介し
てＳ−Ｇ変換回路ｂ４０４から最終ベクトルデ
ータ信号が入力され、この信号によりフリツプ
フロツプｆ４２１がリセツトされる。 なお、線４６０は、他のベクトルレジスタ
制御回路ｂ４１１〜ｂ４１７内の対応する信号
線４６１〜４６７と一緒にして、線１６
として、命令制御ユニツトＵ３内のRGSW、ｒ
３０６（第３図）に送られ、ベクトルレジスタ
０の読出しが終了したことを知らせ、このレジ
スタのビツトROを０にリセツトするのに用い
られる。 (c) チエイニング動作 チエイニング動作は、あるベクトルレジスタ
に対してはじめにある命令のために書込み動作
が指示され、その動作が終了する前に他の命令
のために読出し動作が指示されたときに生ず
る。書込み動作が指示されても、データ有効信
号と書込みデータがリソースから到達しない
と、実際にはベクトルレジスタには書込みがお
こなわれないが、このデータ有効信号の到着
と、読出し動作の指示の時間的関係はどうでも
よい。（ｃ−１）たとえば、書込み動作が線
４１０により指示され、フリツプフロツプｆ４
２０がセツトされ、Ｕ／ＤカウンタＣ４００が
リセツトされた後、線４２０からのデータ有
効信号の到着前に、読出し動作が線４００に
より指示され、フリツプフロツプ５４２１がセ
ツトされると、Ｕ／ＤカウンタＣ４００の出力
に接続されているカウンタの内容が１以上にな
つていることを検出する正検出回路ｂ４６０の
出力は“０”であり、反転ゲートｇ４５１の出
力も“０”なので、アンドゲートｇ４５３の出
力線４８０も“０”のままである。ここで、
あるマシンサイクルｎにおいて線４２０にデ
ータ有効信号がくると、アンドゲートｇ４５０
を経て、Ｕ／ＤカウンタＣ４００に、この信号
が入り、このマシンサイクルｎにおいて、Ｕ／
ＤカウンタＣ４００の内容は＋１になる。する
と、正検出回路ｂ４６０の出力が“１”とな
り、オアゲートｇ４５２、アンドゲートｇ４５
３を経て、線４８０にベクトルレジスタ読出
し可能信号が出力される。線４８０は、Ｕ／
ＤカウンタＣ４００のＤ端子に接続されてお
り、マシンサイクル（ｎ＋１）において次のデ
ータ有効信号が線４２０から入つてこないと
きには、マシンサイクル（ｎ＋１）以降ではカ
ウンタＣ４００の値は０に戻る。したがつて、
読出し可能信号は線４８０に１回のみ出力さ
れることになる。その後も、データ有効信号が
間けつ的に入力される場合には、その都度読出
し可能信号線４８０に出力される。一方、マ
シンサイクル（ｎ＋１）以降もデータ有効信号
が連続して入力されると、Ｕ端子とＤ端子に
“１”が入力されるのでカウンタＣ４００の値
は変化せず“１”のままとなり、線４８０に
は続けて“１”が出力されることになる。 （ｃ−２） 書込み動作が線４１０により指
示され、フリツプフロツプｆ４２０がセツトさ
れ、Ｕ／ＤカウンタＣ４００がリセツトされた
後、データ有効信号が複数マシンサイクルにわ
たり到着して、その都度Ｕ／ＤカウンタＣ４０
０がカウントアツプされて、０でない値を表示
している状態で、マシンサイクルｎにおいて読
出し起動によりフリツプフロツプｆ４２１がセ
ツトされると仮定する。Ｕ／ＤカウンタＣ４０
０の出力に接続されている正検出回路ｂ４６０
の出力は“１”となつているので、ベクトルレ
ジスタ読出し可能信号が線４８０に出力され
る。線４８０がＵ／ＤカウンタＣ４００のＤ
端子に入力されているので、線４２０からデ
ータ有効信号が次のマシンサイクル（ｎ＋１）
において入力されなければ−１され、入力され
れば値は変らない。Ｕ／Ｄカウンタｃ４００の
内容が０になるまで、上記動作が繰返し行なわ
れる。読出し起動後あるマシンサイクルまでの
間に線４８０に出力される読出し可能信号の
数は、フリツプフロツプｆ４２１がセツトされ
る前のＵ／Ｄカウンタｃ４００の内容と、その
後線４２０から入力されたデータ有効信号の
数の和となる。このように、（ｃ−１），（ｃ−
２）のいずれの場合においてもベクトルレジス
タに書込まれたベクトル要素数をこえては読出
しがなされないように保証される。なお、Ｕ／
Ｄカウンタｃ４００の内容は、ベクトルレジス
タに書込んだベクトル要素数とそこから読出し
ベクトル要素数の差分を表現していると考える
ことができる。 チエイニング動作中に書込みが完了して、フ
リツプフロツプｆ４２０がリセツトされると、
Ｕ／Ｄカウンタの内容は意味をもたなくなり、
(b)の読出しのみの動作と同等となる。 (vii) オペランド制御回路 第１６図は、オペランド制御回路０，ｂ４２０
の詳細を示したものである。他のオペランド制御
回路１〜３の構成も同じで、この図の信号線番号
を、その後のカツコ内に記した信号線番号に変更
すればよい。 命令起動制御回路ｂ４００から起動信号が線
４４０を介して出されると、セレクタＳ４１０に
て、線４６９上の処理ベクトル長（VL）（必ず
１以上であると仮定する）が選択され、ベクトル
長カウンタ（VLCTR）ｃ４０３にセツトされ
る。また、この起動信号によりＵ／Ｄカウンタｃ
４０１，ｃ４０２の内容がクリアされる。さら
に、フリツプフロツプｆ４３１がセツトされて、
本オペランド制御回路０の処理が有効になつたこ
とを記憶する。オペランド制御回路０に対応する
メモリ・リクエスタ０を必要とする命令が一つの
ベクトルレジスタの読出ししか必要としない場合
（ここでは命令のR3フイールドがベクトルレジス
タの読出しを指定しないと仮定する）はそれを指
示する信号が命令起動制御回路ｂ４００から線
４５０を介して伝えられて、フリツプフロツプｆ
４３０をセツトする。 ここでは最初に、演算器０を必要とする命令の
R2，R3フイールドともベクトルレジスタの読出
しを指定している場合について説明する。この場
合には、フリツプフロツプｆ４３０は“０”であ
る。線４９０，５００はそれぞれＧ−Ｓ変換
回路ｂ４０２，ｂ４０３からベクトルレジスタ読
出し許可信号をそれぞれカウンタｃ４０１，ｃ４
０２のＵ端子に入力する信号線で、この信号の入
力のされ方には、いろいろのケースがある。 各マシンサイクルごとにこれらのケースに応じ
た動作がなされる。ここでカウンタｃ４０１、ｃ
４０２は、カウンタｃ４００（第１５図）と同じ
もので、正検出回路ｂ４６１，ｂ４６２は正検出
回路ｂ４６０（第１５図）と同じものである。 (a) 両方とも入力されないケース このケースはさらに、次の４つのケースがあ
る。 （ａ−１） Ｕ／Ｄカウンタｃ４０１，ｃ４０
２のいずれも０のとき、 （ａ−２） Ｕ／Ｄカウンタｃ４０１のみ正の
とき、 （ａ−３） Ｕ／Ｄカウンタｃ４０２のみ正の
とき、 （ａ−４） Ｕ／Ｄカウンタｃ４０１，ｃ４０
２のいずれも正のとき、 （ａ−１）〜（ａ−３）のケース これらのケースでは、アンドゲートｇ４６１〜
ｇ４６４のいずれの出力も“１”とはならず、何
らの出力も出されない。 （ａ−４）のケース このケースはすでに、線４９０，５００を
介してベクトルレジスタ読出し許可信号が送られ
た後に生じる。このときには正検出回路ｂ４６
０，ｂ４６２の出力が“１”になり前者は直接
に、後者はオアゲートｇ４６０を経てアンドゲー
トｇ４６４に入力される。このアンドゲートｇ４
６４の出力“１”は、オアゲートｇ４６５を経
て、アンドゲートｇ４６６に入力される。アンド
ゲートｇ４６６には、フリツプフロツプｆ４３１
の出力“１”が入力されている。また、アンドゲ
ートｇ４６６には線６３０，６３１が入力さ
れているが、これについては後述する。ここでは
いずれも“１”であるとする。アンドゲートｇ４
６６の出力線５２０にベクトルデータ送出信号
が出される。出力線５２０は、Ｕ／Ｄカウンタ
ｃ４０１，ｃ４０２のＤ端子に入力され、カウン
タの内容が１だけ減少される。 また、出力線５２０は、VLCTR、ｃ４０３
のセツト信号として入力され、カウンタの値を１
だけ減ずる。すなわちVLCTR，ｃ４０３の出力
が−１減算回路ｂ４６３に接続されて−１された
値がセレクタＳ４１０に入力されている。このと
きもはやセレクタｓ４１０の制御端子には、線
４４０を介して命令起動信号がきていないので−
１減算回路ｂ４６３の出力が選択され、
VLCTR，ｃ４０３にセツトされる。この次の回
路動作は、Ｕ／Ｄカウンタｃ４０１，ｃ４０２の
内容に応じて、また、線４９０〜５００から
のベクトルレジスタ読出し許可信号の入力状況に
応じて異なる。 なお、ベクトルデータ送出信号が線５２０に
出力された場合、１検出回路ｂ４６４により、
VLCTR，ｃ４０３の、１減じる前の元の内容が
“１”であることが検出されると、その信号はア
ンドゲートｇ４６７にてベクトルデータ送出信号
とアンドがとられた後、最終ベクトルデータ信号
として、線５１０に乗せられる。また、この線
５１０上の信号によつて、フリツプフロツプｆ
４３１，ｆ４３０をリセツトする。 (b) 線４９０の方のみ入力されるケース又は (c) 線５００の方のみ入力されるケース いずれのケースも動作は同様であるので、ここ
では(b)のケースについて説明する。このケースで
は、さらに、次の二つのケースがある。 （ｂ−１） Ｕ／Ｄカウンタｃ４０２が“０”の
とき、 （ｂ−２） Ｕ／Ｄカウンタｃ４０２が“正”の
とき、 （ｂ−１）のケース このときには、正検出回路ｂ４６２の出力は
“０”であるので、アンドゲートｇ４６１〜ｇ４
６４のいずれも出力は“１”とならず、従つてオ
アゲートｇ４６５の出力、アンドゲートｇ４６６
の出力も“０”でＵ／Ｄカウンタｃ４０１，ｃ４
０２のＤ端子入力は“０”のままである。ベクト
ルデータ送出信号は線５２０には出力されな
い。Ｕ／Ｄカウンタｃ４０１のＵ端子には、線
４９０からベクトルレジスタ読出し許可信号が入
力されているので、Ｕ／Ｄカウンタｃ４０１は＋
１される。 （ｂ−２）のケース このときには、正検出回路ｂ４６２の出力は
“１”であるので、アンドゲートｇ４６２の出力
が“１”となり、オアゲートｇ４６５、アンドゲ
ートｇ４６６を経て、ベクトルデータ送出信号が
線５２０に送られる。VLCTR ｃ４０３、フ
リツプフロツプｆ４３０，ｆ４３１のリセツト等
の動作は（ａ−４）のケースと同一であるので、
ここでは省略する。線５２０が“１”となるの
で、Ｕ／Ｄカウンタｃ４０１，ｃ４０２のＤ端子
はいずれも“１”となる。Ｕ／Ｄカウンタｃ４０
１のＵ端子には“１”が入力されているので、カ
ウンタの内容は変らない。Ｕ／Ｄカウンタｃ４０
２のＵ端子には、“０”が入力されているので、
カウンタの内容は−１される。 (d) 線４９０，５００のいずれも同時に入力
されるケース このケースはさらに次の４つのケースに分けら
れる。 （ｄ−１） Ｕ／Ｄカウンタｃ４０１，ｃ４０２
がいずれも０のとき、 （ｄ−２） Ｕ／Ｄカウンタｃ４０１のみ正と
き、 （ｄ−３） Ｕ／Ｄカウンタｃ４０２のみ正のと
き、 （ｄ−４） Ｕ／Ｄカウンタｃ４０１，ｃ４０２
がいずれも正のとき、 （ｄ−１）のケース このケースでは、線４９０，５００上のベ
クトルレジスタ読出し許可信号によりアンドゲー
トｇ４６１の出力信号が“１”となり、この結果
ベクトルデータ送出信号が線５２０に出力され
る。Ｕ／Ｄカウンタｃ４０１，ｃ４０２のＵ端子
は“１”であり、Ｄ端子も線５２０上の“１”
が入力されるのでカウンタの内容はかわらない。
VLCTR，ｃ４０３の制御等の動作は（ａ−４）
のケースの説明と同一である。 （ｄ−２），（ｄ−３）のケース この両ケースでの動作は同様であるので、（ｄ
−２）のケースについて述べる。 （ｄ−２）のケースでは、Ｕ／Ｄカウンタｃ４
０１のみ内容が正であるから、正検出器路ｂ４６
１の出力が“１”となり、アンドゲートｇ４６１
およびｇ４６３の出力が“１”となる。従つてオ
アゲートｇ４６５、アンドゲートｇ４６６を経
て、線５２０に、ベクトルデータ送出信号が送
出されることになる。VLCTR，ｃ４０３等の制
御は、（ａ−４）のケースと同一なので、説明は
省略する。Ｕ／Ｄカウンタｃ４０１，ｃ４０２の
内容は、（ｄ−１）のケースでの動作と同様なの
で変化しない。 （ｄ−４）のケース このケースでは、Ｕ／Ｄカウンタｃ４０１，ｃ
４０２の内容は正であるから、正検出回路ｂ４６
１，ｂ４６２の出力が“１”となり、アンドゲー
トｇ４６１〜ｇ４６４のすべての出力が“１”と
なる。以下の動作は（ｄ−２）のケースと同様
で、ベクトルデータ送出信号が線５２０に送出
される。Ｕ／Ｄカウンタｃ４０１，ｃ４０２の内
容は同様に変化しない。 以上の動作の説明からわかるように、Ｕ／Ｄカ
ウンタｃ４０１，ｃ４０２は２つのオペランド
（ベクトルデータ）の送出に関し同期をとる役割
を果たす。一方のみしかベクトルレジスタ読出し
許可信号がこないときには、それをカウンタに記
憶し（カウンタを＋１する）、それを取り出すと
カウンタを−１していく。ベクトルレジスタ読出
し許可信号が同時に到着したときにはカウンタの
内容は変化しない。 次に、オペランドを一方しか使用しない場合に
ついて説明する。この場合には、オペランド制御
回路の起動時に、オペランドを一方しか使用しな
いことを示すフリツプフロツプｆ４３０がセツト
される。この出力は、正検出回路ｂ４６２の出力
に接続されるオアゲートｇ４６０のもう一方の入
力端子に入力され、オアゲートｇ４６０の出力を
Ｕ／Ｄカウンタｃ４０２の内容の如何にかかわら
ず“１”としてしまう。こうすると、線４９０
から入力されるベクトルレジスタ読出し許可信号
のみによつて、先と同様に、ベクトルデータ送出
信号が作成される。 なお、第１６図中に示した線６３０は、ベク
トルデータ送出信号の送出を許可する信号で必要
に応じて用いるものである。（本発明においては
とくに必要とはしない）。これは、たとえば、演
算器に対し、一定間隔以上はなしてベクトルデー
タ（従つてデータ有効信号）を送出したいとき
（たとえば演算器が連続してデータを受取ること
ができないとき）に使用される。この場合には、
この許可信号はオペランド制御回路内で作成され
る。たとえば、データ有効信号によつてリセツト
され、データ有効信号から一定時間後にセツトさ
れるフリツプフロツプの出力がこの許可信号とな
る。また、メモリ・リクエスタに送出するベクト
ルデータを一時停止するとき（主記憶格納がまた
されるとき）などにも使用される。この場合に
は、この許可信号は主記憶制御ユニツトＵ１（第
５図参照）、またはメモリ・リクエスタにて作成
される。線６３０にて、ベクトルデータ送出が
不許可のとき、線４９０，５００から入力さ
れるベクトルレジスタ読出し許可信号はＵ／Ｄカ
ウンタｃ４０１，ｃ４０２に入力されてカウンタ
が更新される。線６３０から許可信号が入力さ
れると、線４９０，５００から信号の入力が
なくても、Ｕ／Ｄカウンタｃ４０１，ｃ４０２の
内容が正であるため、アンドゲートｇ４６４の出
力が“１”となつて、ベクトルデータ送出信号が
線５２０に出されることになる。同時に、Ｕ／
Ｄカウンタｃ４０１，ｃ４０２は−１される。 また、タイミング制御回路ｂ４６５はベクトル
データ送出信号の送出タイミングを制御する回路
である。第１８図の説明にて詳述するように、ベ
クトルレジスタに対し読出し書込みをみかけ上同
時に行なうために各ベクトルレジスタを二つのメ
モリ素子にて構成し、各メモリ素子に対して読出
し書込みを交互に行なう。すなわち、あるメモリ
素子に書込みを行なうときには、もう一方のメモ
リ素子は読出しを、次のサイクルにはその逆を行
なうというように制御する。従つて、書込みを行
なつているメモリ素子に対しては同時に読出しを
行なうことはできないので、そのサイクルは読出
しを待たせ、次のサイクルにて読出すように制御
する必要がある。このために、ベクトルデータ送
出信号の送出を一旦またせるように制御する。こ
の役割を相当するのがタイミング制御回路ｂ４６
５で、次のサイクルでは、ベクトルデータ送出信
号を送出してはならないと判断されると、タイミ
ング制御回路ｂ４６５は出力線６３１を“０”
としてアンドゲートｇ４６６の出力を抑止する。 具体的には、タイミング制御回路ｂ４６５は、
次のような動作をする。すなわち、あるマシンサ
イクルにベクトルデータ送出信号が入力される
と、次のマシンサイクル、その２サイクル、４サ
イクル……後のマシンサイクルに“１”を出力す
る。１サイクル、３サイクル……後のマシンサイ
クルには“０”を出力する。このタイミングを第
１７図に示す。連続してベクトルデータ送出信号
が入力されると、次のマシンサイクルは“１”が
出力されることから、タイミング制御回路ｂ４６
５から連続して“１”が出力されることに注意さ
れたい。 本実施例においては、オペランド制御回路は、
２つのベクトルレジスタの読出し可能信号を入力
した場合について述べているが、３つ以上のベク
トルレジスタの読出し可能信号を入力して、ベク
トルデータ送出信号を作成することも同様に容易
に実現できる。 (viii) ベクトルレジスタデータユニツト 第１８図において、８個のベクトルレジスタの
各々はそれぞれベクトルレジスタ回路ｂ４７０〜
ｂ４７７中にある各ベクトルレジスタは、その容
量が大きいために、メモリ素子にて構成される。
メモリ素子は、アドレスを与えて、その個所にデ
ータを書込みか、または、その個所のデータを読
出すが、同時に異なるアドレスについて読出し、
書込みを行なうことはできない。チエイニング動
作を実現するには、あるベクトル要素を書込み、
同時に他のベクトルデータを読出す必要があるの
で、本実施例では、１つのベクトルレジスタに対
し２つのメモリ素子ｍ４００，ｍ４０１にて二つ
のベクトルレジスタを構成し、これらに対して交
互に読出しと書込みを行なう。こうすると異なる
アドレスに対し同時に読出しと書込みを行うこと
ができる。 ベクトル要素の番号付けは偶数番目のベクトル
要素と、奇数番目のベクトル要素がそれぞれ同一
のメモリ素子になるように配置されるとする。 以下に動作の詳細を説明する。ここではベクト
ルレジスタ０に対する書込みおよび読出しについ
て説明するが、他のベクトルレジスタへの動作に
ついてもまつたく同様である。 命令が起動されると、ベクトルレジスタ制御ユ
ニツトＵ４０中の命令起動制御回路ｂ４００（第
１２図）より、Ｓ−Ｇ変換回路ｂ４８０、Ｇ−Ｓ
変換回路ｂ４８１，ｂ４８２にリソース種類、番
号が線４３９を介して、書込みベクトルレジス
タ番号が線４３９を介して、書込みベクトルレ
ジスタ番号（２つオペランドがあるので双方の番
号）が線４４９，４５９を介して、以上のセ
ツト信号が線４１９を介して送られてきて、Ｓ
−Ｇ変換回路ｂ４８０、Ｇ−Ｓ変換回路ｂ４８
１，ｂ４８２中にセツトされる。Ｓ−Ｇ／Ｇ−Ｓ
変換回路ｂ４８０，ｂ４８１，ｂ４８２は第１３
図、第１４図にて説明したものと同一である。 ベクトルレジスタ０への書込みは、次のように
動作する。まず、ベクトルレジスタ０への書込み
開始を指示する信号が、線４１０を介して命令
起動制御回路ｂ４００より送出されてくる。この
信号によつて書込みアドレスカウンタｃ４１１を
０にクリアする。書込みアドレスカウンタｃ４１
１の出力は、セレクタＳ４２０，ｓ４２１に入力
される。セレクタＳ４２０，ｓ４２１の他の入力
は読出しアドレスカウンタｃ４１０の出力であ
り、これらのセレクタの制御端子にはそれぞれタ
イミング制御回路ｂ４８２の出力およびそれを反
転ゲートｇ４８０で反転した出力が入力される。
タイミング制御回路ｂ４８２は、１マシンサイク
ルごとに出されるクロツクをトリガタイプフリツ
プフロツプ（図示せず）にて受信するように構成
されており、１マシンサイクルごとに“０”と
“１”を交互に出力する。従つて、タイミング制
御回路ｂ４８２は、これらのセレクタを、セレク
タｓ４２０にて、読出しアドレスカウンタｃ４１
０の出力を選択するときには、セレクタｓ４２１
では、書込みアドレスカウンタｃ４１１の出力を
選択し、次のマシンサイクルでは、その逆を選択
するように制御する。セレクタｓ４２０の出力が
メモリ素子ｍ４００のアドレスとして、セレクタ
ｓ４２１の出力がメモリ素子ｍ４０１のアドレス
として与えられる。さて、演算器０，１またはメ
モリ・リクエスタ０，１から線４５，４
５′，２９，２９′を介して書込みデータがＳ
−Ｇ変換回路ｂ４８０に到着すると、このデータ
は線４２９で指定されたリソースから線４３
９で指定されたベクトルレジスタに対応するベク
トルレジスタ回路ｂ４７０〜ｂ４７７のいずれか
に入力される。ここでは、ベクトルレジスタ０に
書込むとしているので、回路ｂ４７０に入力され
る。書込みデータは、回路ｂ４７０の入口に設け
られたレジスタVRIRE，ｒ４３０，VRIRO，ｒ
４４０にVRIR入力制御回路ｂ４８４の指示によ
り、交互にセツトされる。VRIR入力制御回路ｂ
４８４には、データ有効信号４２０が入力さ
れ、データ有効信号の偶数番目、奇数番目ごとに
それぞれVRIRE，ｒ４３０，VRIRO，ｒ４４０
にそれぞれデータをセツトするように制御する。
書込みを行なうべきサイクルが２つのメモリ素子
ｍ４００，ｍ４０１に交互に割当てられており
（詳細後述）、任意のサイクルに、任意のベクトル
要素に書込みを行なうことはできず、１サイクル
待たされることがあり、このときに、同じベクト
ルレジスタ回路ｂ４７０に次の書込みデータが到
着することがあるので、２つのレジスタ
VRIRE、VRIROを設け、相続く二つの書込みデ
ータを異なるメモリ素子ｍ４００，ｍ４０１に書
込めるようにした。書込みの指示は、ベクトルレ
ジスタ制御回路０、（第１４図）から線４２０
を介して入力されるデータ有効信号によりなされ
る。この信号は、書込みタイミング制御回路ｂ４
８３に入力される。回路ｂ４８３は偶数番目／奇
数番目の書込み指示に従つて２マシンサイクル間
保持した信号第１９図に示すようなタイミングで
２本出力し、この出力はそれぞれアンドゲートｇ
４８１，ｇ４８２に入力される。一方、これらの
アンドゲートには、タイミング制御回路ｂ４８２
の出力、およびそれを反転ゲートｇ４８０で反転
させた出力が入力され、その出力がそれぞれメモ
リ素子ｍ４００，ｍ４０１の書込み有効信号とな
る。書込みアドレスカウンタｃ４１１は次のアド
レスをさすように＋１回路ｂ４８１を経て＋１さ
れる。この制御はアンドゲートｇ４８１，ｇ４８
２の出力をオアゲートｇ４８でオアした出力によ
り行なわれる。なお、書込みはメモリ素子ｍ４０
０，ｍ４０１に交互に書いていくので、書込みア
ドレスカウンタｃ４１１は、メモリ素子ｍ４０
０，ｍ４０１の双方に書込んだ後に＋１すればよ
いことになるが、ここでは、書込みアドレスカウ
ンタの下１ビツトを無視した値を書込みアドレス
として、セレクタｓ４２０，ｓ４２１に入力され
る。これは、読出しアドレスカウンタｃ４１０に
ついても同様である。以上述べたように、ベクト
ル要素はメモリ素子ｍ４００，ｍ４０１に交互に
書込まれていく。以上の動作のタイムチヤートに
して第１９図に示す。 ベクトルレジスタ０からの読出しは、次のよう
に動作する。最初に、ベクトルレジスタ０からの
読出し開始を指示する信号が、線４００を介し
て命令起動制御回路ｂ４００より送出されてく
る。この信号によつて、読出しアドレスカウンタ
ｃ４１０をクリアする。最初は、読出しアドレス
カウンタｃ４１０は０にクリアされているので、
セレクタｓ４２０，ｓ４２１を経て、アドレスが
メモリ素子ｍ４００，ｍ４０１に与えられ、０番
地のデータが読出されて、セレクタｓ４２２に入
力される。セレクタｓ４２２の制御端子には、タ
イミング制御回路ｂ４８２の出力を反転ゲートｇ
４８０で反転した出力が入力され、いずれのメモ
リ素子から読出されたデータを選択するかが指示
されてメモリｍ４００のよみ出しサイクルにはメ
モリｍ４００の出力を、次のサイクルにはメモリ
ｍ４０１の出力とを交互に選択するように制御さ
れる。これによつて選択されたデータは、レジス
タ（VROR）ｒ４５０にて一旦セツトされた後、
Ｇ−Ｓ変換回路ｂ４８１，ｂ４８２により、リソ
ース対応のデータに変換され、たとえば演算器０
への被演算数のデータならば、線４１によつ
て、演算器０へ送出される。メモリ・リクエスタ
へのデータ（主記憶への格納データ）は１つでよ
いのでＧ−Ｓ変換回路を１つ使用すればよい。こ
こでは回路ｂ４８１にて、Ｇ−Ｓ変換を行なうよ
うにしている。ベクトルデータのうち１ベクトル
要素を送出するごとに、ベクトルレジスタ制御ユ
ニツトＵ４０より、ベクトルレジスタの読出しア
ドレスカウンタｃ４１０の更新信号が、線４７
０を介して送出される。これによつて、読出しア
ドレスカウンタｃ４１０が１ずつ更新される。更
新は、カウンタｃ４１０の出力を＋１加算回路ｂ
４８０を経てカウンタｃ４１０の入力に戻すこと
によつて行なう。 以上述べてきたように、ベクトルレジスタユニ
ツトでは、リソースに供給するベクトルデータの
読出し、およびリソースから送出されてくるベク
トルデータの格納を行なう。ここで、リソースに
供給するデータは、演算には２つ必要なので、２
つのベクトルデータを揃えてから送出しなければ
ならない。しかも、チエイニング動作によつて、
各ベクトルレジスタに不等間隔で格納される任意
の２つのベクトルレジスタ上のベクトル要素につ
いて、２つともデータが揃つたことを確認した上
で、読出す必要がある。このために、ベクトルレ
ジスタの各々が、読出し可能か否かを検出する回
路と、リソース対応に、２つのデータが読出し可
能を検出する回路を設け、読出し可能のときはじ
めて、ベクトルレジスタからデータを読出す（実
際には、すでにデータが読出されており、次の読
出しのために、読出しアドレスカウンタを更新す
る）。 メモリ・リクエスタ メモリ・リクエスタ０の回路の詳細を第２０図
に示す。メモリ・リクエスタの動作は、命令起動
時の初期化動作、主記憶からの読出し動作、主記
憶への格納動作の３つに分けられる。 (i) 命令起動時の初期化動作 第２０図において、命令制御ユニツトＵ３によ
り、線１０を介して命令起動信号が、線１３
を介して、リソース種類、番号が線１１を介し
て、命令コードが、線１２を介してレジスタ番
号が、線１４を介して、処理ベクトル長が送ら
れてくる。線１３上のリソース種類、番号は、
デコーダｂ１００でデコードされ、自メモリ・リ
クエスタであることが指定されていると、デコー
ダｂ１００より“１”が出力され、線１０上の
命令起動信号とともに、アンドゲートｇ１００に
入力され、その出力線１００に“１”が出力さ
れる。線１００はフリツプフロツプｆ１００に
入力されてフリツプフロツプをセツトするととも
に、レジスタMIR，ｒ１００，MGR，ｒ１０１
のセツト端子に入力されて、それぞれ、命令コー
ド、およびレジスタ番号をMIR，MGRにセツト
する。また線１００はセレクタｓ１０３の制御
端子に入力されて、線１４上の処理ベクトル長
を選択し、処理ベクトル長カウンタ
（MVLCTR），ｃ１００に処理ベクトル長にセツ
トする。MVLCTR，ｃ１００のセツト端子に
も、線１００が接続されている。以上で初期化
動作を終了する。 (ii) 主記憶から読出し動作 主記憶からの読出し動作であることは、命令コ
ードがセツトされているMIR，ｒ１００の出力を
デコーダｂ１０１でデコードすることによつて知
る。デコーダｂ１０１の出力線２０は主記憶制
御ユニツトＵ１（第１図参照）に送られて、読出
しか、格納かの動作指定をするとともに、セレク
タｓ１０４，ｓ１０５，ｓ１０６，ｓ１０７の制
御端子に入力され、それぞれのセレクタの“Ｆ”
と記入されている側を選択する。なお、主記憶へ
の格納がMIR，ｒ１００にて指定している場合に
は、セレクタの“Ｓ”と記入されている側を選択
する。 ベクトルアドレスレジスタＵ５、およびベクト
ルアドレス増分レジスタＵ６（第１図参照）の出
力がそれぞれ線１８，線１９を介してそれぞ
れセレクタｓ１００，ｓ１０１に入力されて、レ
ジスタ番号がセツトされているMGR，ｒ１０１
の出力により指定されたベクトルアドレスレジス
タＵ５、およびベクトルアドレス増分レジスタＵ
６の内容が選択され、さらに、ベクトルアドレス
はセレクタｓ１０２を経て作業用ベクトルアドレ
スレジスタ（WVAR）ｒ１００、および、作業
用ベクトルアドレス増分レジスタ（WVAIR）ｒ
１１１にセツトされる。両レジスタへのセツト
は、フリツプフロツプｆ１００の出力線１０１
により制御される。また、セレクタｓ１０２の制
御端子にも線１０１が接続され、セレクタｓ１
００の出力を選択するように制御する。ベクトル
アドレスがWVAR，ｒ１１０にセツトされる
と、線２１により、主記憶制御ユニツトＵ１
（第１図）に最初のベクトル要素アドレスが送ら
れる。同時に、MVLCTR，ｃ１００の出力に接
続された非零検出回路ｂ１０４より（処理ベクト
ル長として１以上がMVLCTR）にセツトされて
いるとすると）“１”が出力され、セレクタｓ１
０７を経て、線２３によりアドレス有効信号と
して、主記憶制御ユニツトＵ１に送られる。線
２３はまた、MVLCTR、ｃ１００の制御端子に
入力されて、MVLCTR，ｃ１００の内容を−１
する。１減じた値はMVLCTR，ｃ１００の出力
に接続された、１減算回路ｂ１０３により作成さ
れ、セレクタｓ１０３を経て、MVLCTR，ｒ１
００に入力される。さらに、線２３は、
WVAR，ｒ１１０の制御端子にも入力され、
WVAR，ｒ１１０と、WVAIR，ｒ１１１の内容
を加算器ｂ１０２で加算した結果を、セレクタｓ
１０２を経て再びWVAR，ｒ１１０にセツトす
るように制御する。これによつて、次のベクトル
要素アドレスがWVAR，ｒ１１０にセツトされ
たことになる。これを次々と繰返して、ベクトル
アドレスを求めては、アドレス有効信号（線２
３）とともに、主記憶制御ユニツトＵ１に線２
１を介して送出し、主記憶の読出し動作が行なわ
れる。 主記憶での読出し動作が完了すると、主記憶制
御ユニツトＵ１より線２４を介して読出しデー
タが、線２５を介して、データ有効信号が返さ
れる。線２４上の読出しデータは、セレクタｓ
１０５を経て、データレジスタDR，ｒ１２０に
入力され、線２５がセレクタｓ１０４を経て、
DR，ｒ１２０のセツト端子に入力されて、読出
しデータが、DR，ｒ１２０にセツトされ、その
出力が線２９を介して、ベクトルレジスタデー
タユニツトＵ４１（第１０図）に送られる。ま
た、線２５上のデータ有効信号はフリツプフロ
ツプ、ｆ１０２に一旦セツトされ、線３０によ
り、ベクトルレジスタ制御ユニツトＵ４０に送ら
れる。 MVLCTR，ｃ１００が減算されていき、内容
が“１”になると、１検出回路ｂ１０５によつ
て、最終ベクトル要素であることが検出され、線
３２によつて、最終レジスタデータ信号が、主
記憶制御ユニツトＵ１にベクトルアドレス（線
２１）、アドレス有効信号（線２３）とともに
送出され、線３３によつて、読出しデータと同
期して戻される。線３３上の最終ベクトルデー
タ信号は、フリツプフロツプｆ１０３にて一旦セ
ツトされ、セレクタｓ１０６を経て、線２６に
より、ベクトルレジスタ制御ユニツトＵ４（第１
０図）に送られが。MVLCTR，ｃ１００の内容
は、１減算回路ｂ１０３を経て“０”になると、
非零検出回路ｂ１０４は“０”を出力し、アドレ
ス有効信号の送出が停止される。以上で、ベクト
ルデータの読出し動作が終了する。 (iii) ベクトルデータの格納動作 ベクトルデータの格納においては、まず、格納
であることを指定する信号が、線２０を介して
主記憶制御ユニツトＵ１に送られる。この信号は
MIR，ｒ１００の内容をデコーダｂ１０１でデコ
ードすることにより作成される。格納すべきデー
タの主記憶アドレスの送出は、読出し動作とまつ
たく同じである。すなわち、ベクトルアドレスレ
ジスタおよびベクトルアドレス増分レジスタ中の
指定された１つがセレクタｓ１００，ｓ１０１に
より選択されて、それぞれWVAR，ｒ１１０，
WVAIR，ｒ１２０にセツトされる。WVAR，ｒ
１１０の出力線２１により主記憶制御ユニツト
Ｕ１にベクトルアドレスが送られることも読出し
動作と同様である。 格納されるデータは、線２７により、データ
有効信号（線２８上）とともに、ベクトルレジ
スタユニツトＵ４より送られてくる。ベクトルデ
ータはセレクタｓ１０５を経て、DR，ｒ１２０
にセツトされる。DR，ｒ１２０へのセツトの制
御は、線２８上のデータ有効信号をセレクタｓ
１０５を経てDR，ｒ１２０のセツト端子に入力
することにより行なう。線２８上のデータ有効
信号はまた、フリツプフロツプ，ｆ１０１にも入
力され、一旦セツトされた後、その出力は、セレ
クタｓ１０７を経て、線２３によりDR，ｒ１
２０上の格納すべきベクトルデータとともに主記
憶制御ユニツトＵ１へおくられる。これによつ
て、主記憶制御ユニツトは、主記憶への書込み動
作を行なう。線２３上のアドレス有効信号は、
WVAR，ｒ１１０のセツト端子に入力されて、
WVAR，ｒ１１０の更新に使用されることは読
出し動作と同様である。以上のようにして、ベク
トルレジスタユニツトから格納すべきデータとデ
ータ有効信号が送られてくるたびに、そのアドレ
スを付して主記憶制御ユニツトへ送出すると同時
に、WVAR，ｒ１１０を更新して、次のベクト
ルデータの格納にそなえる。これを、ベクトルレ
ジスタユニツトからデータが送られてくる限り繰
返し行なう。 なお、格納動作においては、MVLCTR，ｃ１
００は、読出し動作と同様に動作はするが、意味
はもたない。最終ベクトルデータ信号が線３２
により主記憶制御ユニツトにおくられても、格納
動作時は無視される。 演算器 第２１図は、演算器０の概略を示したものであ
る。演算器１も同一構造である。本実施例におい
ては、演算回路ｂ２１０〜ｂ２１３はすでに公知
のごとく、各々への入力に対する部分演算を演算
制御回路ｂ２０１〜ｂ２０４の制御の下で行なう
ものである。ここで、パイプライン演算は４つの
ステージに分けて実行されると仮定しているが、
このステージ数に特に制限はない。又、演算器
０，１は命令で指定される各種の演算を行いうる
ものとする。本実施例においては、入力オペラン
ドとしてベクトルデータ、およびそのデータ有効
信号が入力されると、パイプライン・ステージに
よつて演算され、結果のベクトルデータと、デー
タ有効信号が同期して出力されること、最終ベク
トルデータ信号が入力されたときには、この信号
もデータ有効信号と同期して出力されることが特
長である。 動作の概略を以下に説明する。 命令制御ユニツトＵ３より線１０を介して命
令起動信号がアンドゲートｇ２００に入力され、
線１３を介してリソース種類、番号がデコーダ
ｂ２００に入力され、線１１を介して命令コー
ドがレジスタｒ２００に入力される。デコーダｂ
２００の出力は、それへの入力が自演算器に対す
るものであるときに、“１”となり、アンドゲー
トｇ２００を介してレジスタAIR，ｒ２００に線
１１上の命令コードのセツトを指示する。
AIR，ｒ２００の出力は、演算制御回路ｂ２０１
〜ｂ２０４に入力されて、各ステージにおける演
算回路ｂ２１０〜ｂ２１３の動作を制御する。 一方、ベクトルレジスタユニツトから、演算す
べきベクトルデータが線４１，４２により、
データ有効信号が線４３により送出されてくる
と、ベクトルデータはレジスタｒ２１０，ｒ２２
０に、データ有効信号はフリツプフロツプｆ２０
０にセツトされる。データ有効信号（４３）
は、レジスタｒ２１０，ｒ２２０へのセツト信号
としても使用される。レジスタｒ２１０，ｒ２２
０上の内容は、演算回路ｂ２１０にて演算され
て、次のサイクルにはレジスタｒ２１１，ｒ２２
１に中間結果がセツトされる。レジスタへのセツ
トはフリツプフロツプｆ２００の出力が使用さ
れ、この出力はまたフリツプフロツプｆ２１０に
伝えられる。同様に、レジスタｒ２１１．ｒ２１
２の出力は、演算回路ｂ２１１に入力されて演算
を行ない、次のサイクルには、レジスタｒ２１
２，ｒ２２２に中間結果がセツトされる。これと
同期して、フリツプフロツプｆ２０１の出力は、
フリツプフロツプｆ２０２に移される。以下、こ
れを繰返して、演算回路ｂ２１２，レジスタｒ２
１３、演算回路ｂ２１３とデータが移動するとと
もに演算が進行し、最終結果がレジスタｒ２１４
にセツトされる。データ有効信号もフリツプフロ
ツプｆ２０２からフリツプフロツプｆ２０３、フ
リツプフロツプｆ２０４と移される。演算結果
と、そのデータが有効であることを示すデータ有
効信号は、それぞれ、線４５と線４６によ
り、ベクトルレジスタユニツトに戻される。 演算すべきデータがレジスタｒ２１０，ｒ２２
０から、レジスタｒ２１１，ｒ２２１に移される
と、次の演算すべきデータがレジスタｒ２１０，
ｒ２２０にセツトされることは、一般のパイプラ
イン演算器と同様である。 最終ベクトルデータ信号が線４０により、フ
リツプフロツプｆ２１０に入力されると、レジス
タへのセツトと同様にして、フリツプフロツプｆ
２１０にセツトされる。データ有効信号が、フリ
ツプフロツプｆ２００〜ｆ２０４を移動するのと
同期して、最終ベクトルデータ信号がフリツプフ
ロツプｆ２１０〜ｆ２１４を移動し、線４４に
出力され、ベクトルレジスタユニツトＵ４に戻さ
れる。 以上述べたように、本発明における演算器では
ベクトルデータと、データ有効信号が同期して入
力され、データ有効信号のパイプラインステージ
を移動するのと同期して、データが演算され、結
果がデータ有効信号と同期して出力されることが
特長である。最終ベクトルデータ信号についても
同様である。 (5) まとめ 以上述べたごとく、本発明によれば、先行命令
の開始タイミングに関係なしこれとチエインする
後続命令の実行開始を実現でき、チエイニング動
作をより頻繁に実現できる。また、ベクトルデー
タが間欠的な場合にもこの効果を達成しうる。

【図面の簡単な説明】

第１図は、本発明によるベクトルプロセツサの
概略構成図、第２図は、本発明にて使用する各種
レジスタの形式を示す図、第３図は、命令制御ユ
ニツトの詳細を示す図、第４図は、命令キユーの
詳細を示す図、第５図は、リソース使用チエツク
回路の詳細を示す図、第６図ａは、レジスタ使用
チエツク回路の詳細を示す図、ｂはチエツク条件
を示す図、第７図は、レジスタ競合チエツク回路
の詳細を示す図、第８図は、命令制御ユニツトの
変形例を示す図、第９図は第８図のｂ３９４の詳
細ブロツク図、第１０図は、ベクトルレジスタユ
ニツトの構成を示す図、第１１図は、ベクトルレ
ジスタ制御ユニツトの詳細図、第１２図は、命令
起動制御回路の詳細を示す図、第１３図は、Ｓ−
Ｇ変換回路の詳細を示す図、第１４図は、Ｇ−Ｓ
変換回路の詳細を示す図、第１５図は、ベクトル
レジスタ制御回路の詳細を示す図、第１６図は、
オペランド制御回路の詳細を示す図、第１７図は
第１６図のタイミング制御回路の動作のタイムチ
ヤート、第１８図は、ベクトルレジスタデータユ
ニツトの詳細を示す図、第１９図は第１８図の回
路のタイムチヤート、第２０図は、メモリ・リク
エスタの詳細を示す図、第２１図は、演算器の詳
細を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置と、 それぞれが複数のベクトル要素を保持し、それ
   ぞれ、書込み動作と読み出し動作とを並列に実行
   でき、プログラム命令で指定可能な複数のベクト
   ルレジスタの群と、 該ベクトルレジスタ群から読み出された複数の
   ベクトル要素を順次受信するかあるいは該ベクト
   ルレジスタ群に、書込むべき複数のベクトル要素
   を順次供給するかのいずれか一方を少くともそれ
   ぞれ行う複数のリソースであつて、該ベクトルレ
   ジスタから読み出された複数のベクトル要素に対
   して演算を施し、演算の結果として得られる複数
   のベクトル要素を該ベクトルレジスタに順次供給
   する少くとも一つのベクトル演算手段を該複数の
   リソースの一つとして有するものと、 命令を解読し、解読した命令の実行開始を指示
   する命令制御手段であつて、先に実行開始指示さ
   れた第１の命令によりベクトル要素書込みのため
   に指示されたベクトルレジスタと同じベクトルレ
   ジスタをベクトル要素の読出しのために指定する
   第２の命令の実行開始を、該第１の命令の実行開
   始タイミングに無関係に指示することができるも
   のと、 該命令制御手段により実行開始された命令によ
   り指定されたベクトルレジスタから順次ベクトル
   要素を読み出し、該命令の実行に必要な一つのリ
   ソースに供給し、あるいは、該命令の実行に必要
   な一つのリソースから順次供給される複数のベク
   トル要素を該命令により指定されたベクトルレジ
   スタに順次書込む実行制御手段とを有し、該実行
   制御手段は、各ベクトル要素を次に読み出すべき
   時点において、各ベクトル要素がすでに書き込ま
   れているか否かに応じて各ベクトル要素の読み出
   しを制御することにより、該第１の命令による全
   ベクトル要素の書き込み完了前から該第２の命令
   のためのベクトル要素の読み出しを実行するもの
   であるデータ処理装置。 ２ それぞれのベクトルレジスタが、読み出しに
   使用中か否かおよび書込みに使用中か否かをそれ
   ぞれ示す読出し使用状態および書込み使用状態を
   指示する第１の状態指示手段をさらに有し、 該命令制御手段は、解読した命令が選択するベ
   クトルレジスタが使用可能か否かを該読出し使用
   状態指示と該書込み使用状態指示に基づいて検出
   し、使用可能なときに該解読した命令の実行開始
   を指示する開始制御手段を有し、該開始制御手段
   は、先に実行開始の指示がなされた命令により書
   込み使用状態にあるベクトルレジスタを読出しに
   使用せんとする命令については、そのベクトルレ
   ジスタを利用可能と検出して、該先に実行開始指
   示がなされた命令の実行開始指示タイミングに無
   関係にその命令の実行開始を指示可能なものであ
   る第１項のデータ処理装置。 ３ 命令が該開始制御手段により実行開始の指示
   がなされたとき、該命令が読出し又は書込みのた
   めに選択するベクトルレジスタの読出し使用状態
   指示又は書込み使用状態指示を非使用状態指示か
   ら使用状態指示に変更する第１の変更手段と、 該命令が読出し又は書込みのために選択するベ
   クトルレジスタについて所定数のベクトル要素の
   読み出し又は書き込みが完了するのに同期して、
   該ベクトルレジスタの読出し使用状態指示又は書
   込み使用状態指示を使用中指示から非使用中指示
   に変更する第２の変更手段とをさらに有する第２
   項のデータ処理装置。 ４ 該実行制御手段は、ベクトル要素の読み出し
   を要求する命令に応答して、その命令が指定する
   ベクトルレジスタについて、次に読み出すべきベ
   クトル要素がすでに書き込み済か否かを検出し、
   書き込み済のときに、そのベクトルレジスタに読
   み出し要求を送出する第１の手段を有し、該第２
   の変更手段は、該第１の手段から送出された読み
   出し要求をカウントし、所定数に達つしたとき
   に、そのベクトルレジスタに対する読み出し使用
   状態指示を不使用状態指示に変更する手段を有す
   る第３項のデータ処理装置。 ５ それぞれのリソースが使用中か否かの使用状
   態を指示する第２の状態指示手段と、 解読された命令が必要とするリソースに対する
   使用状態指示が使用中を指示しているときに、該
   解読された命令の該開始制御手段による実行開始
   を禁止する手段とをさらに有する第２項データ処
   理装置。 ６ 該開始制御手段が一つの命令の実行開始を指
   示したときに該実行開始指示がなされた命令が必
   要とするリソースに対する、該第２の状態指示手
   段による使用状態指示を非使用中指示から使用中
   指示に変更する第１の変更手段と該実行開始が指
   示された命令が必要とするリソースに又はそこか
   ら供給されたベクトル要素数があらかじめ指定さ
   れた数になつたときに該リソースに対する該第２
   の状態指示手段による使用状態指示を使用中指示
   から非使用中指示に変更する第２の変更手段とを
   さらに有する第５項のデータ処理装置。 ７ 該第２の変更手段は、各リソースに対応して
   設けられたカウント手段であつて、各リソースか
   ら該ベクトル記憶手段に供給されたベクトル要素
   の数又は各リソースが該ベクトル記憶手段から受
   信したベクトル要素の数をカウントし、所定値に
   達したときに終了信号を出力する手段と、各リソ
   ースから与えられる終了信号に応答して各リソー
   スに対する使用状態指示を使用中状態指示から不
   使用状態指示に変更する手段からなる第６項のデ
   ータ処理装置。 ８ 該複数のリソースは異なる種類のリソースか
   らなり、少くとも一種類の同一の複数のリソース
   を有し、 該禁止手段は、命令が要求するリソースの種類
   と同一の種類の複数のリソースのいずれもが使用
   中のときには、該命令の実行開始を禁止する手段
   を有する第５項のデータ処理装置。 ９ 該リソースの内、ベクトル要素を該ベクトル
   群に供給可能なものは、間欠的にベクトルを供給
   でき、かつ、各ベクトルの供給と同期して書込み
   データ有効信号を該実行制御手段に供給する手段
   を有し、 該リソースの内、ベクトル要素を該ベクトルレ
   ジスタ群から受信可能なものは、該ベクトルレジ
   スタ群から間欠的に読み出されるベクトル要素の
   各々に同期して供給される読み出しデータ有効信
   号に応答して該ベクトル要素を受信する手段を有
   し、 該実行制御手段は該ベクトルレジスタ群へベク
   トル要素を供給するリソースを要求する命令に応
   答して、該要求されたリソースから供給されるベ
   クトル要素を当該リソースから供給される書込み
   データ有効信号に応答して、当該命令が指定する
   ベクトルレジスタに書き込む第１の手段と、該ベ
   クトルレジスタ群から読み出したベクトル要素を
   受信するリソースを要求する命令に応答して次に
   読み出すべきベクトル要素が当該命令が指定する
   ベクトルレジスタにすでに書き込まれているか否
   かを検出し、検出結果が肯定的なときのみ当該次
   のベクトル要素を読み出し、当該次のベクトル要
   素の読み出しと同期して読み出しデータ有効信号
   を該命令で要求されたリソースに供給する第２の
   手段とを有する第１項のデータ処理装置。 １０ 該ベクトル演算手段は、入力されるベクト
   ル要素に対するパイプライン演算器と、入力され
   る読み出しデータ有効信号をベクトル要素の演算
   に必要な時間に依存した時間だけ遅延して書込み
   データ有効信号として出力する手段とを有する第
   ９項のデータ処理装置。 １１ 該複数のリソースは、該主記憶装置から第
   １種の命令に応答してベクトル要素を読み出し、
   該ベクトル記憶手段に供給し、第２種の命令に応
   答して、該ベクトル記憶手段から読み出されたベ
   クトル要素を該主記憶装置に書き込むメモリリク
   エスタを有し、 該メモリリクエスタは、該第１種の命令に応答
   して、該主記憶装置から読み出されたベクトル要
   素の供給と同期して書き込みデータ有効信号を該
   実行制御手段に供給し、該第２種の命令に応答し
   て該ベクトル記憶手段から読み出されたベクトル
   要素を該実行制御手段から供給される読み出しデ
   ータ有効信号に応答して受信する手段を有する第
   ９項又は１０項のデータ処理装置。 １２ 該メモリリクエスタは、 該第１種又は該第２種の命令に応答して主記憶
   装置のアドレスを順次発生する手段と、 該第１種の命令に応答して該発生されたアドレ
   スを該主記憶装置に読み出しアドレスとして送出
   し、該第２種の命令に応答して該発生されたアド
   レスを該主記憶装置に書き込みアドレスとして出
   力する手段を有する第１１項のデータ処理装置。 １３ 該複数のリソースは、 第１種の命令に応答して該主記憶装置からベク
   トル要素を読み出し、該ベクトル記憶手段に供給
   する第１のメモリリクエスタと、 第２種の命令に応答して、該ベクトル記憶手段
   から読み出されたベクトル要素を受信し、該主記
   憶装置に書き込む第２のメモリリクエスタとを有
   し、 該第１のメモリリクエスタは、該ベクトル要素
   の供給と同期して書き込みデータ有効信号を該実
   行制御手段に供給する手段を有し、 該第２のメモリリクエスタは、該実行制御手段
   から供給される読み出しデータ有効信号に応答し
   て該ベクトル要素を受信する手段を有する第９項
   又は第１０項のデータ処理装置。 １４ 該第１の手段は、ベクトル要素を読み出す
   べく命令で指定されたベクトルレジスタについ
   て、書き込み済のベクトル要素数と読み出し済ベ
   クトル要素数の差から、該次に読み出すべきベク
   トル要素がすでに書き込まれているか否かを検出
   する手段を有する第９項のデータ処理装置。 １５ 各ベクトルレジスタに対応して設けられた
   複数のカウント手段であつて、対応するベクトル
   レジスタを読み出しのために選択する命令が要求
   するリソースから与えられる書き込みデータ有効
   信号に応答して、対応してベクトルレジスタに書
   き込み済のベクトル要素数を表わす信号を出力す
   るものをさらに有し、 該検出手段は、命令ベクトル読み出しのために
   指定されたベクトルレジスタに対応するカウント
   手段からの書き込み済要素数を表わす信号と該第
   ２の手段から該ベクトルレジスタに送出された読
   み出し要求の総数とから該ベクトルレジスタにつ
   いての該検出を行う手段である第１４項のデータ
   処理装置。 １６ 該検出手段は、ベクトルレジスタからベク
   トル要素を受信可能なリソース対応に設けられた
   複数の検出手段からなり、 該実行制御手段は、 該複数のカウント手段の中で、命令によりベク
   トル要素を読み出すべく指定されたベクトルレジ
   スタに対応して設けられたカウント手段を、該複
   数の検出手段の中で、当該命令により要求される
   リソースに対応する検出手段に選択的に接続する
   手段と、 各検出手段から出力される読み出し要求を該命
   令で指定されたベクトルレジスタに送出する手段
   と、 各検出手段から出力される読み出し要求に応答
   して読み出しデータ有効信号を各検出手段に対応
   するリソースに供給する手段とを有し、 該第１の手段は、命令で指定されたリソースか
   ら供給される書込みデータ有効信号を該命令で指
   定されたベクトルレジスタに対応するカウント手
   段に供給する手段を有する第１５項のデータ処理
   装置。 １７ 該接続する手段は、命令で指定する二つの
   ベクトルレジスタに対応する二つのカウント手段
   を当該命令で指定するリソースに対応する一つの
   検出手段に選択的に接続する手段を有し、 該検出手段は該二つのベクトルレジスタのいず
   れにも次に読み出すべきベクトル要素があるか否
   かを検出し、検出結果が肯定的なときのみ、読み
   出し要求を出力する手段であり、 該送出手段は該一つの検出手段から出力される
   読み出し要求を該二つのベクトルレジスタに送出
   する手段を有する第１６項のデータ処理装置。 １８ 各ベクトルレジスタに対応して設けられ、
   それぞれ対応するベクトルレジスタに読み出しア
   ドレスおよび書き込みアドレスを与える、一対の
   読み出しカウントと書き込みカウンタとをさらに
   有し、 各ベクトルレジスタは互いに独立に動作可能に
   構成され、 該第１の手段は、ベクトル要素をベクトルレジ
   スタに書き込む命令に応答して該命令で指定され
   たリソースから与えられる書込みデータ有効信号
   を該命令で指定されたベクトルレジスタに対する
   書込みカウントに送出し、ベクトル要素をベクト
   ルレジスタから読み出す命令に応答して該命令で
   指定されたベクトルレジスタに対応する読み出し
   カウンタに読み出し要求を送出する手段を有する
   第９項のデータ処理装置。