JPH0522935B2 - - Google Patents
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- JPH0522935B2 JPH0522935B2 JP60127060A JP12706085A JPH0522935B2 JP H0522935 B2 JPH0522935 B2 JP H0522935B2 JP 60127060 A JP60127060 A JP 60127060A JP 12706085 A JP12706085 A JP 12706085A JP H0522935 B2 JPH0522935 B2 JP H0522935B2
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- 230000010365 information processing Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Advance Control (AREA)
Description
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にパイプライ
ン制御方式の情報処理装置に関する。 〔従来の技術〕 従来、この種の情報処理装置では、パイプライ
ンのステージ数は少なく、ハードエウエアによる
例外情報のステージ管理は必要なかつた。 〔発明が解決しようとする問題点〕 しかしながら、近年、クロツクサイクルの高速
化に伴つてパイプラインのステージ数を増加する
と、命令とこの命令の例外情報との同期がとれな
くなり例外情報の管理ができなくなるという問題
が発生してきた。このため、この問題を解決し、
効率よく例外割出制御を行う情報処理装置の出現
が要請されていた。 〔問題点を解決するための手段〕 このような問題点を解決するために本発明は、
パイプラインの上段ステージにおいて命令のフエ
ツチ、この命令の解読、この命令のオペランドフ
エツチ、この命令の命令フエツチとオペランドフ
エツチに関する例外の検出を行う先行制御ユニツ
トと、先行制御ユニツトの指示により動作しうる
制御記憶ユニツトと、パイプラインの下段ステー
ジにおいて制御記憶ユニツトにより制御されて演
算を実行すると共に、その演算により発生する演
算例外を検出する演算ユニツトと、パイプライン
の下段ステージにおいて先行制御ユニツトと演算
ユニツトから報告されパイプラインの複数のステ
ージで検出される例外情報をコード化し、このコ
ード化した例外情報をステージ管理し、コード化
した例外情報を制御記憶ユニツトを構成する制御
記憶のアドレスの一部として使用し、例外情報に
対応する制御記憶ユニツトの複数のマイクロ命令
から成る例外処理ルーチンを起動する例外割出制
御ユニツトとを設けるようにしたものである。 〔作用〕 本発明においては、パイプラインのステージ数
を増加しても、命令とこの命令の例外情報との同
期をみだすことがない。 〔実施例〕 次に本発明に係わる情報処理装置の一実施例に
ついて図面を参照して詳細に説明する。第１図は
その一実施例を示す系統図である。第１図におい
て、１は先行制御ユニツト、２は制御記憶ユニツ
ト、３は演算ユニツト、２０は制御記憶、２１は
アドレスレジスタ、２２は制御記憶レジスタ、４
０，４１はエンコーダ、５０〜５８はレジスタ、
６０，６１は選択器、７０はフリツプフロツプ、
１００〜１０２，２００，２０１，２１０，２２
０，３００，４００〜４０２，４１０，４１１，
５００，５０１，５１０，５２０，５２１，５３
０，５３１，５４０，５４１，５５０〜５５２，
５６０〜５６２，５７０，５７１，５８０，６０
０，６１０，７００は信号線である。 先行制御ユニツト１、制御記憶ユニツト２、演
算ユニツト３および例外割出制御ユニツトは、そ
れぞれ、時間的にずらして一連の複数の命令を重
なるように処理していくパイプライン方式で構成
されている。上記例外割出制御ユニツトは、先行
制御ユニツト１、制御記憶ユニツト２、演算ユニ
ツト３の枠外に描かれている機能を有するユニツ
トである。 第１図に示すように、パイプラインのステージ
は、上段ステージから順に、Ａステージ、Ｂステ
ージ、Ｃステージ、Ｄステージ、Ｅステージ、Ｆ
ステージ、Ｇステージ、Ｈステージの８ステージ
から構成される。 先行制御ユニツト１は、命令のフエツチ、この
命令の解読、この命令のオペランドフエツチ、こ
の命令の命令フエツチとオペランドフエツチに関
する例外の検出を行い、検出した例外を信号線１
０２を介して例外割出制御ユニツトに報告する。
また先行制御ユニツト１は、制御記憶ユニツト２
に格納されている上記命令に対応する１ステツプ
または複数のステツプから成るマイクロプログラ
ムの第１のステツプのアドレスを信号線１００を
介して選択器６０に供給し、選択器６０の選択信
号Ｓ１を信号線１０１を介して送出し、選択器６
０で上記マイクロプログラムの第１ステツプのア
ドレスを選択し、信号線６００を介して制御記憶
ユニツト２のアドレスレジスタ２１に与えること
により、上記命令に対応するマイクロプログラム
を起動する。 先行制御ユニツト１はＡステージの前のステー
ジとＡステージとＢステージとを占有し、信号線
１００を介して選択器６０に与える命令に対応す
るマイクロプログラムの第１のステツプのアドレ
スと信号線１０１を介して送出する選択器６０の
選択信号Ｓ１とはＡステージの前のステージに存
在し、信号線１０２を介して報告する例外検出信
号はＢステージに存在する。 制御記憶ユニツト２は、複数のマイクロ命令を
格納する制御記憶２０とこの制御記憶２０のアド
レスを保持するアドレスレジスタ２１と制御記憶
２０に格納されているマイクロ命令を受けて演算
ユニツト３を制御する制御記憶レジスタ２２とか
ら構成される。選択器６０は命令起動時または例
外割出時以外は通常制御記憶２０に格納されてい
るマイクロ命令の分岐先アドレスを信号線２０１
を介して選択し、信号線６００を介してアドレス
レジスタ２１に供給する。アドレスレジスタ２１
は選択器６０で選択されたアドレスを信号線６０
０を介して受け、制御記憶２０に信号線２１０を
介してアドレスを与える。制御記憶レジスタ２２
はアドレスレジスタ２１の保持するアドレスに対
応するマイクロ命令の分岐先アドレス以外を信号
線２００を介して受け、信号線２２０を介して演
算ユニツト３を制御する。制御記憶ユニツト２は
ＡステージとＢステージを占有する。アドレスレ
ジスタ２１と制御記憶２０はＡステージ、制御記
憶レジスタ２２はＢステージに存在する。 演算ユニツト３は信号線２２０を介して制御記
憶ユニツト２の制御記憶レジスタ２２が保持する
制御信号より演算を実行し、演算によつて検出し
た例外を信号線３００を介して例外割出制御ユニ
ツトに報告する。演算ユニツト３はＣステージ、
Ｄステージ、Ｅステージ、Ｆステージの４つのス
テージを占有し、演算によつて発生した例外は信
号線３００をかいしてＦステージで報告される。 先行制御ユニツト１で検出した例外は信号線１
０２を介してエンコーダ４０に報告される。エン
コーダ４０はプライオリテイエンコーダで先行制
御ユニツト１で検出した例外をプライオリテイを
とつてコード化し、例外検出信号を発生する機能
をもつ。ここで例外検出信号を例外代表と称す
る。先行制御ユニツト１で検出した例外はこのエ
ンコーダ４０によつて先行制御ユニツト１検出例
外代表と例外コードに変換され、それぞれ、信号
線４００と４０１を介してレジスタ５０に報告さ
れる。 レジスタ５０〜５４は先行制御ユニツト１検出
例外代表と例外コードをパイプラインのステージ
に対応して持ち回るレジスタで、レジスタ５０〜
５４はそれぞれＣステージ、Ｄステージ、Ｅステ
ージ、Ｆステージ、Ｇステージ上に存在する。先
行制御ユニツト１検出例外代表、例外コードを保
持するレジスタ５０〜５４と選択器６１とはそれ
ぞれ信号線５００と５０１，５１０と５１１，５
２０と５２１，５３０と５３１，５４０と５４１
を介して接続してある。 演算ユニツト３で検出した例外は信号線３００
を介してエンコーダ４１に報告される。エンコー
ダ４１はプライオリテイエンコーダで、演算ユニ
ツト３で検出した例外をプライオリテイをとつて
コード化し、例外検出信号を発生する機能をも
つ。ここでも例外検出信号を例外代表と称する。
演算ユニツト３で検出した例外はこのエンコーダ
４１によつて演算ユニツト３検出例外代表と例外
コードに変換され、それぞれ、信号線４１０と４
１１を介してレジスタ５５に報告される。レジス
タ５５は演算ユニツト３検出例外代表と例外コー
ドを受けるレジスタＧステージ上に存在する。 選択器６１はレジスタ５４と５５とをそれぞれ
信号線５４１と５５１を介して接続してあり、レ
ジスタ５４の保持する例外代表によつて信号線５
４０を介して選択される。選択器６１で選択した
例外コードは信号線６１０を介してレジスタ５７
に与えられる。またレジスタ５４と５５の例外代
表は論理和をとり、信号線５５２を介してレジス
タ５６，５７に与えられる。 レジスタ５６はＨステージ上のレジスタで、レ
ジスタ５６の例外代表は信号線５６０を介して選
択器６０の選択信号Ｓ０となり、選択器６０が例
外処理を行う複数のマイクロ命令から成るマイク
ロプログラムの第１のステツプのマイクロ命令の
アドレスを選択するよう指示し、この選択された
アドレスをアドレスレジスタ２１に設定する。ま
たレジスタ５６の例外代表はレジスタ５８の入力
信号ともなる。 レジスタ５７もＨステージ上のレジスタで、信
号線５５２，６１０を介して、例外代表と選択器
６１によつて選択された例外コードを受ける。レ
ジスタ５７の例外代表は信号線５７０を介してレ
ジスタ５７自身のホールド信号となる。またレジ
スタ５７の例外コードは信号線５７１を介して選
択器６０に接続してあり、例外コードに対応する
例外処理マイクロプログラムの第１ステツプのマ
イクロ命令のアドレスをアドレスレジスタ２１に
与えられるよう接続してある。 レジスタ５８はレジスタ５６の例外代表を信号
線５６０を介して受け取り、さらに、信号線５８
０を介してレジスタ５６の例外代表がアドレスレ
ジスタ２１に設定した例外コードに対応する例外
処理を行うマイクロプログラムの第１ステツプの
アドレスに対応するマイクロ命令を制御記憶レジ
スタ２２に設定する。フリツプフロツプ７０は制
御記憶ユニツト２の動作の有効、無効を示すフリ
ツプフロツプで、「１」の状態で有効、「０」の状
態で無効を示すものである。 次に先行制御ユニツト１または演算ユニツト３
で例外が検出され、例外割出制御を行う時の動作
を第１図、第２図、第３図を参照して説明する。
第２図、第３図は例外割出制御を示すタイムチヤ
ートであり、第２図は先行制御ユニツト１で検出
した例外割出を示したものであり、第３図は演算
ユニツト３で検出した例外割出を示すものであ
る。 第１図において、先行制御ユニツト１で検出し
た例外はＢステージで信号線１０２を介して例外
割出制御ユニツトのエンコーダ４０に報告され
る。ここで先行制御ユニツト１で検出する例外の
要因数は簡略のために８要因とする。したがつて
信号線１０２は８本必要となる。先行制御ユニツ
ト１検出例外要因数は８であるから、エンコーダ
４０は、８要因のプライオリテイをとり３ビツト
のコードに変換し８要因の論理和をとる機能を有
する。ここで８つの先行制御ユニツト１検出例外
要因をそれぞれプライオリテイの高い順にP0〜
P7と称し、エンコーダ４０の検出する例外検出
信号（例外代表）をVBとすると、 VB＝P0＋P1＋P2＋P3＋P4＋P5＋P6＋P7であ
る。ここで＋は論理和を示す。エンコーダ４０の
発生する例外コードは８要因を表現できればよい
から３ビツトのコードとなる。この３ビツトのコ
ードCB0〜CB2と例外要因P0〜P7と例外代表VBと
の関係は次頁の第１の真理値表で表わされる。 エンコーダ４０で先行制御ユニツト１の例外要
因を検出すると、例外代表VBでセツト状態「１」
のフリツプフロツプ７０をリセツト状態「０」に
する。フリツプフロツプ７０は制御記憶ユニツト
２の有効状態を示すもので、フリツプフロツプ７
０がリセツトされると、制御記憶ユニツト２は無
効状態となる。
ン制御方式の情報処理装置に関する。 〔従来の技術〕 従来、この種の情報処理装置では、パイプライ
ンのステージ数は少なく、ハードエウエアによる
例外情報のステージ管理は必要なかつた。 〔発明が解決しようとする問題点〕 しかしながら、近年、クロツクサイクルの高速
化に伴つてパイプラインのステージ数を増加する
と、命令とこの命令の例外情報との同期がとれな
くなり例外情報の管理ができなくなるという問題
が発生してきた。このため、この問題を解決し、
効率よく例外割出制御を行う情報処理装置の出現
が要請されていた。 〔問題点を解決するための手段〕 このような問題点を解決するために本発明は、
パイプラインの上段ステージにおいて命令のフエ
ツチ、この命令の解読、この命令のオペランドフ
エツチ、この命令の命令フエツチとオペランドフ
エツチに関する例外の検出を行う先行制御ユニツ
トと、先行制御ユニツトの指示により動作しうる
制御記憶ユニツトと、パイプラインの下段ステー
ジにおいて制御記憶ユニツトにより制御されて演
算を実行すると共に、その演算により発生する演
算例外を検出する演算ユニツトと、パイプライン
の下段ステージにおいて先行制御ユニツトと演算
ユニツトから報告されパイプラインの複数のステ
ージで検出される例外情報をコード化し、このコ
ード化した例外情報をステージ管理し、コード化
した例外情報を制御記憶ユニツトを構成する制御
記憶のアドレスの一部として使用し、例外情報に
対応する制御記憶ユニツトの複数のマイクロ命令
から成る例外処理ルーチンを起動する例外割出制
御ユニツトとを設けるようにしたものである。 〔作用〕 本発明においては、パイプラインのステージ数
を増加しても、命令とこの命令の例外情報との同
期をみだすことがない。 〔実施例〕 次に本発明に係わる情報処理装置の一実施例に
ついて図面を参照して詳細に説明する。第１図は
その一実施例を示す系統図である。第１図におい
て、１は先行制御ユニツト、２は制御記憶ユニツ
ト、３は演算ユニツト、２０は制御記憶、２１は
アドレスレジスタ、２２は制御記憶レジスタ、４
０，４１はエンコーダ、５０〜５８はレジスタ、
６０，６１は選択器、７０はフリツプフロツプ、
１００〜１０２，２００，２０１，２１０，２２
０，３００，４００〜４０２，４１０，４１１，
５００，５０１，５１０，５２０，５２１，５３
０，５３１，５４０，５４１，５５０〜５５２，
５６０〜５６２，５７０，５７１，５８０，６０
０，６１０，７００は信号線である。 先行制御ユニツト１、制御記憶ユニツト２、演
算ユニツト３および例外割出制御ユニツトは、そ
れぞれ、時間的にずらして一連の複数の命令を重
なるように処理していくパイプライン方式で構成
されている。上記例外割出制御ユニツトは、先行
制御ユニツト１、制御記憶ユニツト２、演算ユニ
ツト３の枠外に描かれている機能を有するユニツ
トである。 第１図に示すように、パイプラインのステージ
は、上段ステージから順に、Ａステージ、Ｂステ
ージ、Ｃステージ、Ｄステージ、Ｅステージ、Ｆ
ステージ、Ｇステージ、Ｈステージの８ステージ
から構成される。 先行制御ユニツト１は、命令のフエツチ、この
命令の解読、この命令のオペランドフエツチ、こ
の命令の命令フエツチとオペランドフエツチに関
する例外の検出を行い、検出した例外を信号線１
０２を介して例外割出制御ユニツトに報告する。
また先行制御ユニツト１は、制御記憶ユニツト２
に格納されている上記命令に対応する１ステツプ
または複数のステツプから成るマイクロプログラ
ムの第１のステツプのアドレスを信号線１００を
介して選択器６０に供給し、選択器６０の選択信
号Ｓ１を信号線１０１を介して送出し、選択器６
０で上記マイクロプログラムの第１ステツプのア
ドレスを選択し、信号線６００を介して制御記憶
ユニツト２のアドレスレジスタ２１に与えること
により、上記命令に対応するマイクロプログラム
を起動する。 先行制御ユニツト１はＡステージの前のステー
ジとＡステージとＢステージとを占有し、信号線
１００を介して選択器６０に与える命令に対応す
るマイクロプログラムの第１のステツプのアドレ
スと信号線１０１を介して送出する選択器６０の
選択信号Ｓ１とはＡステージの前のステージに存
在し、信号線１０２を介して報告する例外検出信
号はＢステージに存在する。 制御記憶ユニツト２は、複数のマイクロ命令を
格納する制御記憶２０とこの制御記憶２０のアド
レスを保持するアドレスレジスタ２１と制御記憶
２０に格納されているマイクロ命令を受けて演算
ユニツト３を制御する制御記憶レジスタ２２とか
ら構成される。選択器６０は命令起動時または例
外割出時以外は通常制御記憶２０に格納されてい
るマイクロ命令の分岐先アドレスを信号線２０１
を介して選択し、信号線６００を介してアドレス
レジスタ２１に供給する。アドレスレジスタ２１
は選択器６０で選択されたアドレスを信号線６０
０を介して受け、制御記憶２０に信号線２１０を
介してアドレスを与える。制御記憶レジスタ２２
はアドレスレジスタ２１の保持するアドレスに対
応するマイクロ命令の分岐先アドレス以外を信号
線２００を介して受け、信号線２２０を介して演
算ユニツト３を制御する。制御記憶ユニツト２は
ＡステージとＢステージを占有する。アドレスレ
ジスタ２１と制御記憶２０はＡステージ、制御記
憶レジスタ２２はＢステージに存在する。 演算ユニツト３は信号線２２０を介して制御記
憶ユニツト２の制御記憶レジスタ２２が保持する
制御信号より演算を実行し、演算によつて検出し
た例外を信号線３００を介して例外割出制御ユニ
ツトに報告する。演算ユニツト３はＣステージ、
Ｄステージ、Ｅステージ、Ｆステージの４つのス
テージを占有し、演算によつて発生した例外は信
号線３００をかいしてＦステージで報告される。 先行制御ユニツト１で検出した例外は信号線１
０２を介してエンコーダ４０に報告される。エン
コーダ４０はプライオリテイエンコーダで先行制
御ユニツト１で検出した例外をプライオリテイを
とつてコード化し、例外検出信号を発生する機能
をもつ。ここで例外検出信号を例外代表と称す
る。先行制御ユニツト１で検出した例外はこのエ
ンコーダ４０によつて先行制御ユニツト１検出例
外代表と例外コードに変換され、それぞれ、信号
線４００と４０１を介してレジスタ５０に報告さ
れる。 レジスタ５０〜５４は先行制御ユニツト１検出
例外代表と例外コードをパイプラインのステージ
に対応して持ち回るレジスタで、レジスタ５０〜
５４はそれぞれＣステージ、Ｄステージ、Ｅステ
ージ、Ｆステージ、Ｇステージ上に存在する。先
行制御ユニツト１検出例外代表、例外コードを保
持するレジスタ５０〜５４と選択器６１とはそれ
ぞれ信号線５００と５０１，５１０と５１１，５
２０と５２１，５３０と５３１，５４０と５４１
を介して接続してある。 演算ユニツト３で検出した例外は信号線３００
を介してエンコーダ４１に報告される。エンコー
ダ４１はプライオリテイエンコーダで、演算ユニ
ツト３で検出した例外をプライオリテイをとつて
コード化し、例外検出信号を発生する機能をも
つ。ここでも例外検出信号を例外代表と称する。
演算ユニツト３で検出した例外はこのエンコーダ
４１によつて演算ユニツト３検出例外代表と例外
コードに変換され、それぞれ、信号線４１０と４
１１を介してレジスタ５５に報告される。レジス
タ５５は演算ユニツト３検出例外代表と例外コー
ドを受けるレジスタＧステージ上に存在する。 選択器６１はレジスタ５４と５５とをそれぞれ
信号線５４１と５５１を介して接続してあり、レ
ジスタ５４の保持する例外代表によつて信号線５
４０を介して選択される。選択器６１で選択した
例外コードは信号線６１０を介してレジスタ５７
に与えられる。またレジスタ５４と５５の例外代
表は論理和をとり、信号線５５２を介してレジス
タ５６，５７に与えられる。 レジスタ５６はＨステージ上のレジスタで、レ
ジスタ５６の例外代表は信号線５６０を介して選
択器６０の選択信号Ｓ０となり、選択器６０が例
外処理を行う複数のマイクロ命令から成るマイク
ロプログラムの第１のステツプのマイクロ命令の
アドレスを選択するよう指示し、この選択された
アドレスをアドレスレジスタ２１に設定する。ま
たレジスタ５６の例外代表はレジスタ５８の入力
信号ともなる。 レジスタ５７もＨステージ上のレジスタで、信
号線５５２，６１０を介して、例外代表と選択器
６１によつて選択された例外コードを受ける。レ
ジスタ５７の例外代表は信号線５７０を介してレ
ジスタ５７自身のホールド信号となる。またレジ
スタ５７の例外コードは信号線５７１を介して選
択器６０に接続してあり、例外コードに対応する
例外処理マイクロプログラムの第１ステツプのマ
イクロ命令のアドレスをアドレスレジスタ２１に
与えられるよう接続してある。 レジスタ５８はレジスタ５６の例外代表を信号
線５６０を介して受け取り、さらに、信号線５８
０を介してレジスタ５６の例外代表がアドレスレ
ジスタ２１に設定した例外コードに対応する例外
処理を行うマイクロプログラムの第１ステツプの
アドレスに対応するマイクロ命令を制御記憶レジ
スタ２２に設定する。フリツプフロツプ７０は制
御記憶ユニツト２の動作の有効、無効を示すフリ
ツプフロツプで、「１」の状態で有効、「０」の状
態で無効を示すものである。 次に先行制御ユニツト１または演算ユニツト３
で例外が検出され、例外割出制御を行う時の動作
を第１図、第２図、第３図を参照して説明する。
第２図、第３図は例外割出制御を示すタイムチヤ
ートであり、第２図は先行制御ユニツト１で検出
した例外割出を示したものであり、第３図は演算
ユニツト３で検出した例外割出を示すものであ
る。 第１図において、先行制御ユニツト１で検出し
た例外はＢステージで信号線１０２を介して例外
割出制御ユニツトのエンコーダ４０に報告され
る。ここで先行制御ユニツト１で検出する例外の
要因数は簡略のために８要因とする。したがつて
信号線１０２は８本必要となる。先行制御ユニツ
ト１検出例外要因数は８であるから、エンコーダ
４０は、８要因のプライオリテイをとり３ビツト
のコードに変換し８要因の論理和をとる機能を有
する。ここで８つの先行制御ユニツト１検出例外
要因をそれぞれプライオリテイの高い順にP0〜
P7と称し、エンコーダ４０の検出する例外検出
信号（例外代表）をVBとすると、 VB＝P0＋P1＋P2＋P3＋P4＋P5＋P6＋P7であ
る。ここで＋は論理和を示す。エンコーダ４０の
発生する例外コードは８要因を表現できればよい
から３ビツトのコードとなる。この３ビツトのコ
ードCB0〜CB2と例外要因P0〜P7と例外代表VBと
の関係は次頁の第１の真理値表で表わされる。 エンコーダ４０で先行制御ユニツト１の例外要
因を検出すると、例外代表VBでセツト状態「１」
のフリツプフロツプ７０をリセツト状態「０」に
する。フリツプフロツプ７０は制御記憶ユニツト
２の有効状態を示すもので、フリツプフロツプ７
０がリセツトされると、制御記憶ユニツト２は無
効状態となる。
【表】
エンコーダ４０で生成された例外代表VBと例
外コードCB0〜CB2はレジスタ５０に送られる。第
２図のタイムチヤートで示すように、以後レジス
タ５１〜５４にクロツクサイクルに対応して順次
伝達されていく。この順次伝達されていく信号を
各レジスタ５０〜５４に対応して、それぞれ、例
外代表ビツトはVC，VD，VE，VF，VG0、例外コ
ードはCC0〜CC2，CD0〜CD2，CE0〜CE2，CF0〜
CF2，CG00〜CG02と称する。保持し伝達する信号
の内容を次に示す。ただしRGはレジスタを表わ
す。 RG５０：VC｜CC0CC1CC2、Ｃステージ
RG RG５１：VD｜CD0CD1CD2、Ｄステージ
RG RG５２：VE｜CE0CE1CE2、Ｅステージ
RG RG53：VF｜CF0CF1CF2，Ｅステージ
RG RG５４：VG0｜CG00CG01CG02、Ｇステージ
RG 第２図でａ〜ｄは命令またはマイクロ命令ステ
ツプが、あるステージまたはレジスタ上に存在す
ることを表わしている。ａは例外を発生せず順次
上段のステージから下段のステージへとパイプラ
インを流れていく。ｂはａに後続する命令または
マイクロ命令ステツプであり、例外を発生し、例
外割出制御を受ける。第２図でｂが順次Ａステー
ジからパイプラインを流れてきて、Ｂステージ上
で先行制御ユニツト１により例外が報告され、第
１図のエンコーダ４０で例外代表VBと例外コー
ドCB0〜CB2が生成され、第２図のクロツクt4でフ
リツプフロツプ７０をリセツトすると共に、例外
代表VBと例外コードCB0〜CB2をレジスタ５０に
伝達する。レジスタ５０が保持する例外代表VC
と例外コードCC0〜CC2はクロツクt5〜t8に同期し
て順次レジスタ５１，５２，５３，５４とステー
ジを進む。レジスタ５４が保持する例外代表VG0
と例外コードCG00〜CG02は選択器６１で例外代表
VG0によつて選択される。 また第１図の演算ユニツト３で検出した例外は
Ｆステージで信号線３００を介して例外割出制御
ユニツトのエンコーダ４１に報告される。ここで
演算ユニツト３で検出する例外の要因数は簡略の
ため先行制御ユニツト１で検出する例外要因数と
同じ８要因とする。したがつて信号線３００は８
本必要となる。演算ユニツト３検出例外要因数は
８であるから、エンコーダ４１は、８要因のプラ
イオリテイをとり３ビツトのコードに変換し８要
因の論理和をとる機能を有する。ここで８つの演
算ユニツト３検出例外要因をそれぞれプライオリ
テイの高い順にI0〜I7と称し、エンコーダ４１の
検出する例外検出信号（例外代表）をV1とする
と、 VI＝I0＋I1＋I2＋I3＋I4＋I5＋I6＋I7である。ここ
で＋は論理和を示す。エンコーダ４１の発生する
例外コードは８要因を表現できればよいから３ビ
ツトのコードとなる。この３ビツトのコードCI0
〜CI2と例外要因I0〜I7と例外代表VIとの関係は表
２の真理値表で表わされる。
外コードCB0〜CB2はレジスタ５０に送られる。第
２図のタイムチヤートで示すように、以後レジス
タ５１〜５４にクロツクサイクルに対応して順次
伝達されていく。この順次伝達されていく信号を
各レジスタ５０〜５４に対応して、それぞれ、例
外代表ビツトはVC，VD，VE，VF，VG0、例外コ
ードはCC0〜CC2，CD0〜CD2，CE0〜CE2，CF0〜
CF2，CG00〜CG02と称する。保持し伝達する信号
の内容を次に示す。ただしRGはレジスタを表わ
す。 RG５０：VC｜CC0CC1CC2、Ｃステージ
RG RG５１：VD｜CD0CD1CD2、Ｄステージ
RG RG５２：VE｜CE0CE1CE2、Ｅステージ
RG RG53：VF｜CF0CF1CF2，Ｅステージ
RG RG５４：VG0｜CG00CG01CG02、Ｇステージ
RG 第２図でａ〜ｄは命令またはマイクロ命令ステ
ツプが、あるステージまたはレジスタ上に存在す
ることを表わしている。ａは例外を発生せず順次
上段のステージから下段のステージへとパイプラ
インを流れていく。ｂはａに後続する命令または
マイクロ命令ステツプであり、例外を発生し、例
外割出制御を受ける。第２図でｂが順次Ａステー
ジからパイプラインを流れてきて、Ｂステージ上
で先行制御ユニツト１により例外が報告され、第
１図のエンコーダ４０で例外代表VBと例外コー
ドCB0〜CB2が生成され、第２図のクロツクt4でフ
リツプフロツプ７０をリセツトすると共に、例外
代表VBと例外コードCB0〜CB2をレジスタ５０に
伝達する。レジスタ５０が保持する例外代表VC
と例外コードCC0〜CC2はクロツクt5〜t8に同期し
て順次レジスタ５１，５２，５３，５４とステー
ジを進む。レジスタ５４が保持する例外代表VG0
と例外コードCG00〜CG02は選択器６１で例外代表
VG0によつて選択される。 また第１図の演算ユニツト３で検出した例外は
Ｆステージで信号線３００を介して例外割出制御
ユニツトのエンコーダ４１に報告される。ここで
演算ユニツト３で検出する例外の要因数は簡略の
ため先行制御ユニツト１で検出する例外要因数と
同じ８要因とする。したがつて信号線３００は８
本必要となる。演算ユニツト３検出例外要因数は
８であるから、エンコーダ４１は、８要因のプラ
イオリテイをとり３ビツトのコードに変換し８要
因の論理和をとる機能を有する。ここで８つの演
算ユニツト３検出例外要因をそれぞれプライオリ
テイの高い順にI0〜I7と称し、エンコーダ４１の
検出する例外検出信号（例外代表）をV1とする
と、 VI＝I0＋I1＋I2＋I3＋I4＋I5＋I6＋I7である。ここ
で＋は論理和を示す。エンコーダ４１の発生する
例外コードは８要因を表現できればよいから３ビ
ツトのコードとなる。この３ビツトのコードCI0
〜CI2と例外要因I0〜I7と例外代表VIとの関係は表
２の真理値表で表わされる。
【表】
エンコーダ４１で演算ユニツト３の例外要因を
検出すると、例外代表VIでセツト状態（「１」）
のフリツプフロツプ７０をリセツト状態（「０」）
にする。ここでは先行制御ユニツト１で例外は検
出されずフリツプフロツプ７０はリセツト状態で
あつたものとする。 エンコーダ４１で生成された例外代表とVIと
例外コードCI0〜CI2はレジスタ５５に送られる。
第３図のタイムチヤートで示すようにクロツクt8
でレジスタ５５に確定する。レジスタ５５が保持
する例外代表をVG1、例外コードをCG10〜CG12と
称する。保持し伝達する信号の内容を次に示す。
ただしRGはレジスタを表わす。 RG５５：VG1｜CG10CG10CG12、Ｇステージ
RG 第３図でａ〜ｈは命令またはマイクロ命令ステ
ツプが、あるステツプまたはレジスタ上に存在す
ることを表わしている。ａは例外を発生せず順次
上段のステージから下段のステージへとパイプラ
インを流れていく。ｂはａに後続する命令または
マイクロ命令ステツプであり、演算例外を発生
し、例外割出制御を受ける。第３図でｂが順次Ａ
ステージからパイプラインを流れてきて、Ｆステ
ージ上において演算ユニツト３により例外が報告
され、第１図のエンコーダ４１で例外代表VIと
例外コードCI0〜CI2が生成され、第３図のt8でフ
リツプフロツプ７０をリセツトすると共に、例外
代表VIと例外コードCI0〜CI2をレジスタ５５に伝
達する。レジスタ５５が保持する例外代表VG1と
例外コードCG10〜CG12は選択器６１で選択され
る。 選択器６１は、先行制御ユニツト１で検出した
エンコーダ４０でコード化した例外コードと演算
ユニツト３で検出しエンコーダ４１でコード化し
た例外コードとを選択し識別する機能をもつ。選
択器６１の選択信号をＳとすれば、
検出すると、例外代表VIでセツト状態（「１」）
のフリツプフロツプ７０をリセツト状態（「０」）
にする。ここでは先行制御ユニツト１で例外は検
出されずフリツプフロツプ７０はリセツト状態で
あつたものとする。 エンコーダ４１で生成された例外代表とVIと
例外コードCI0〜CI2はレジスタ５５に送られる。
第３図のタイムチヤートで示すようにクロツクt8
でレジスタ５５に確定する。レジスタ５５が保持
する例外代表をVG1、例外コードをCG10〜CG12と
称する。保持し伝達する信号の内容を次に示す。
ただしRGはレジスタを表わす。 RG５５：VG1｜CG10CG10CG12、Ｇステージ
RG 第３図でａ〜ｈは命令またはマイクロ命令ステ
ツプが、あるステツプまたはレジスタ上に存在す
ることを表わしている。ａは例外を発生せず順次
上段のステージから下段のステージへとパイプラ
インを流れていく。ｂはａに後続する命令または
マイクロ命令ステツプであり、演算例外を発生
し、例外割出制御を受ける。第３図でｂが順次Ａ
ステージからパイプラインを流れてきて、Ｆステ
ージ上において演算ユニツト３により例外が報告
され、第１図のエンコーダ４１で例外代表VIと
例外コードCI0〜CI2が生成され、第３図のt8でフ
リツプフロツプ７０をリセツトすると共に、例外
代表VIと例外コードCI0〜CI2をレジスタ５５に伝
達する。レジスタ５５が保持する例外代表VG1と
例外コードCG10〜CG12は選択器６１で選択され
る。 選択器６１は、先行制御ユニツト１で検出した
エンコーダ４０でコード化した例外コードと演算
ユニツト３で検出しエンコーダ４１でコード化し
た例外コードとを選択し識別する機能をもつ。選
択器６１の選択信号をＳとすれば、
【表】
である。ここで選択信号Ｓはレジスタ５４が保持
する例外代表VG0である。即ちＳ＝VG0である。
選択器６１は３ビツトと３ビツトのコードを識別
するため４ビツトの出力を有する。この４ビツト
の最上位ビツトは先行制御ユニツト１検出例外と
演算ユニツト３検出例外とを識別するビツトで、
「０」のとき先行制御ユニツト１検出例外、「１」
のとき演算ユニツト３検出例外とする。選択器６
１が出力する４ビツトの例外コードをC0〜C3と
称する。選択器６１の出力する４ビツトの例外コ
ードC0〜C3と先行制御ユニツト１の検出する例
外要因P0〜P7と演算ユニツト３の検出する例外
要因I0〜I7との関係を次頁の表３に示す。 選択器６１が出力する４ビツトの例外コード
C0〜C3は信号線６１０を介してＨステージ上の
レジスタ５７に与えられる。レジスタ５４の保持
する例外代表VG0とレジスタ５５の保持する例外
代表VG1は論理和をとりレジスタ５７の例外代表
VHとレジスタ５６の入力信号となる。保持し伝
達する信号の内容を次に示す。ただしRGはレジ
スタを表わす。 RG５７：VH｜CH0CH1CH2CH3、Ｈステー
ジRG レジスタ５７の保持する例外代表VHはレジス
タ５７自身のホールド信号であり、例外代表VH
と例外代表コードCH0〜CH3を保持しつづける。例
する例外代表VG0である。即ちＳ＝VG0である。
選択器６１は３ビツトと３ビツトのコードを識別
するため４ビツトの出力を有する。この４ビツト
の最上位ビツトは先行制御ユニツト１検出例外と
演算ユニツト３検出例外とを識別するビツトで、
「０」のとき先行制御ユニツト１検出例外、「１」
のとき演算ユニツト３検出例外とする。選択器６
１が出力する４ビツトの例外コードをC0〜C3と
称する。選択器６１の出力する４ビツトの例外コ
ードC0〜C3と先行制御ユニツト１の検出する例
外要因P0〜P7と演算ユニツト３の検出する例外
要因I0〜I7との関係を次頁の表３に示す。 選択器６１が出力する４ビツトの例外コード
C0〜C3は信号線６１０を介してＨステージ上の
レジスタ５７に与えられる。レジスタ５４の保持
する例外代表VG0とレジスタ５５の保持する例外
代表VG1は論理和をとりレジスタ５７の例外代表
VHとレジスタ５６の入力信号となる。保持し伝
達する信号の内容を次に示す。ただしRGはレジ
スタを表わす。 RG５７：VH｜CH0CH1CH2CH3、Ｈステー
ジRG レジスタ５７の保持する例外代表VHはレジス
タ５７自身のホールド信号であり、例外代表VH
と例外代表コードCH0〜CH3を保持しつづける。例
【表】
外コードCH0は例外処理を行うマイクロプログラ
ムの第１ステツプのアドレスとなる。すなわち、
16通りの例外処理マイクロプログラムを起動する
ことができる。 レジスタ５７のホールド信号をH57とすると、 H57＝VH である。ここでレジスタ５７をホールドするのは
例外コードの履歴を残すためである。 レジスタ５６は１ビツトのＨステージ上のレジ
スタで、このレジスタ５６の保持する信号をS56
とする。保持し伝達する信号の内容を次に示す。 レジスタ５６：S56、Ｈステージレジスタ レジスタ５６が保持する信号S56は、選択器６
０が選択する例外コードに対応した例外処理を行
うマイクロ命令ルーチンの第１ステツプのマイク
ロ命令語のアドレスC0〜C3を選ぶよう指示し、
このアドレスを制御記憶ユニツト２のアドレスレ
ジスタ２１に与え、またレジスタ５８の入力信号
ともなる。 レジスタ５８は１ビツトのＡステージ上のレジ
スタで、このレジスタ５８の保持する信号をS58
とする。保持し伝達する信号の内容を次に示す。 レジスタ５８：S58、Ａステージレジスタ レジスタ５８が保持する信号S58は、アドレス
レジスタ２１が保持する例外コードに対応した例
外処理を行うマイクロ命令ルーチンの第１ステツ
プのマイクロ命令のアドレスに対応するマイクロ
命令を制御記憶レジスタ２２に与え、第２ステツ
プのマイクロ命令のアドレスをアドレスレジスタ
２１に与えると共に、リセツト状態のフリツプフ
ロツプ７０をセツト状態にし、制御記憶ユニツト
２を有効とし、例外処理マイクロ命令ルーチンを
起動し、例外処理を行う。 フリツプフロツプ７０の保持する信号は制御記
憶ユニツト２の有効、無効状態を示し、「１」で
有効状態、「０」で無効状態である。この信号を
「Ｖ」と称する。フリツプフロツプ７０のリセツ
ト信号をRSTとすると、 RST＝VB＋VI であり、例外が検出されるとリセツトされる。ま
たフリツプフロツプ７０のセツト信号をSETと
すると、 SET＝S58 である。制御記憶レジスタ２２に例外処理を行う
第１ステツプのマイクロ命令が確定すると同時に
フリツプフロツプ７０はセツトされる。 レジスタ５０〜５６，５８のホールド信号は常
に「０」で、０クランプしてある。アドレスレジ
スタ２１のホールド信号H21は、 H21＝＋56＋58 である。制御記憶レジスタ２２のホールド信号
H22は、 H22＝＋58 である。 選択器６０の選択信号をＳ０，Ｓ１とすると、
次表のようになる。
ムの第１ステツプのアドレスとなる。すなわち、
16通りの例外処理マイクロプログラムを起動する
ことができる。 レジスタ５７のホールド信号をH57とすると、 H57＝VH である。ここでレジスタ５７をホールドするのは
例外コードの履歴を残すためである。 レジスタ５６は１ビツトのＨステージ上のレジ
スタで、このレジスタ５６の保持する信号をS56
とする。保持し伝達する信号の内容を次に示す。 レジスタ５６：S56、Ｈステージレジスタ レジスタ５６が保持する信号S56は、選択器６
０が選択する例外コードに対応した例外処理を行
うマイクロ命令ルーチンの第１ステツプのマイク
ロ命令語のアドレスC0〜C3を選ぶよう指示し、
このアドレスを制御記憶ユニツト２のアドレスレ
ジスタ２１に与え、またレジスタ５８の入力信号
ともなる。 レジスタ５８は１ビツトのＡステージ上のレジ
スタで、このレジスタ５８の保持する信号をS58
とする。保持し伝達する信号の内容を次に示す。 レジスタ５８：S58、Ａステージレジスタ レジスタ５８が保持する信号S58は、アドレス
レジスタ２１が保持する例外コードに対応した例
外処理を行うマイクロ命令ルーチンの第１ステツ
プのマイクロ命令のアドレスに対応するマイクロ
命令を制御記憶レジスタ２２に与え、第２ステツ
プのマイクロ命令のアドレスをアドレスレジスタ
２１に与えると共に、リセツト状態のフリツプフ
ロツプ７０をセツト状態にし、制御記憶ユニツト
２を有効とし、例外処理マイクロ命令ルーチンを
起動し、例外処理を行う。 フリツプフロツプ７０の保持する信号は制御記
憶ユニツト２の有効、無効状態を示し、「１」で
有効状態、「０」で無効状態である。この信号を
「Ｖ」と称する。フリツプフロツプ７０のリセツ
ト信号をRSTとすると、 RST＝VB＋VI であり、例外が検出されるとリセツトされる。ま
たフリツプフロツプ７０のセツト信号をSETと
すると、 SET＝S58 である。制御記憶レジスタ２２に例外処理を行う
第１ステツプのマイクロ命令が確定すると同時に
フリツプフロツプ７０はセツトされる。 レジスタ５０〜５６，５８のホールド信号は常
に「０」で、０クランプしてある。アドレスレジ
スタ２１のホールド信号H21は、 H21＝＋56＋58 である。制御記憶レジスタ２２のホールド信号
H22は、 H22＝＋58 である。 選択器６０の選択信号をＳ０，Ｓ１とすると、
次表のようになる。
以上説明したように本発明は、例外情報を検出
する先行制御ユニツトと、この先行制御ユニツト
の指示により動作しうる制御記憶ユニツトと、演
算例外を検出する演算ユニツトと、先行制御ユニ
ツトと演算ユニツトから報告される例外情報をコ
ード化し、このコード化した例外情報をステージ
管理し、制御記憶ユニツトの例外処理ルーチンを
起動する例外割出制御ユニツトとを設けることに
より、クロツクサイクルの高速化に伴つてパイプ
ラインのステージ数を増加しても、命令とこの命
令の例外情報との同期を乱すことなく例外情報を
管理し、効率よく例外のコードに対応した例外処
理を行うマイクロプログラムを起動し、例外処理
ができる効果がある。
する先行制御ユニツトと、この先行制御ユニツト
の指示により動作しうる制御記憶ユニツトと、演
算例外を検出する演算ユニツトと、先行制御ユニ
ツトと演算ユニツトから報告される例外情報をコ
ード化し、このコード化した例外情報をステージ
管理し、制御記憶ユニツトの例外処理ルーチンを
起動する例外割出制御ユニツトとを設けることに
より、クロツクサイクルの高速化に伴つてパイプ
ラインのステージ数を増加しても、命令とこの命
令の例外情報との同期を乱すことなく例外情報を
管理し、効率よく例外のコードに対応した例外処
理を行うマイクロプログラムを起動し、例外処理
ができる効果がある。
第１図は本発明に係わる情報処理装置の一実施
例を示す系統図、第２図は先行制御ユニツトで例
外を検出した時の例外割出制御を示すタイムチヤ
ート、第３図は演算ユニツトで例外を検出した時
の例外割出制御を示すタイムチヤートである。 １……先行制御ユニツト、２……制御記憶ユニ
ツト、３……演算ユニツト、２０……制御記憶、
２１……アドレスレジスタ、２２……制御記憶レ
ジスタ、４０，４１……エンコーダ、５０〜５８
……レジスタ、６０，６１……選択器、７０……
フリツプフロツプ、１００〜１０２，２００，２
０１，２１０，２２０，３００，４００〜４０
２，４１０，４１１，５００，５０１，５１０，
５１１，５２０，５２１，５３０，５３１，５４
０，５４１，５５０〜５５２，５６０〜５６２，
５７０，５７１，５８０，６００，６１０，７０
０……信号線。
例を示す系統図、第２図は先行制御ユニツトで例
外を検出した時の例外割出制御を示すタイムチヤ
ート、第３図は演算ユニツトで例外を検出した時
の例外割出制御を示すタイムチヤートである。 １……先行制御ユニツト、２……制御記憶ユニ
ツト、３……演算ユニツト、２０……制御記憶、
２１……アドレスレジスタ、２２……制御記憶レ
ジスタ、４０，４１……エンコーダ、５０〜５８
……レジスタ、６０，６１……選択器、７０……
フリツプフロツプ、１００〜１０２，２００，２
０１，２１０，２２０，３００，４００〜４０
２，４１０，４１１，５００，５０１，５１０，
５１１，５２０，５２１，５３０，５３１，５４
０，５４１，５５０〜５５２，５６０〜５６２，
５７０，５７１，５８０，６００，６１０，７０
０……信号線。
Claims (1)
- １ 命令の同じサイクルが重複しないように時間
的にずらして一連の複数の命令を重なるように処
理していくパイプライン制御方式の情報処理装置
において、パイプラインの上段ステージにおいて
命令のフエツチ、この命令の解読、この命令のオ
ペランドフエツチ、この命令の命令フエツチとオ
ペランドフエツチに関する例外の検出を行う先行
制御ユニツトと、この先行制御ユニツトの指示に
より動作しうる制御記憶ユニツトと、パイプライ
ンの下段ステージにおいて前記制御記憶ユニツト
により制御されて演算を実行すると共に、その演
算により発生する演算例外を検出する演算ユニツ
トと、パイプラインの下段ステージにおいて前記
先行制御ユニツトと演算ユニツトから報告されパ
イプラインの複数のステージで検出される例外情
報をコード化し、このコード化した例外情報をス
テージ管理し、前記コード化した例外情報を前記
制御記憶ユニツトを構成する制御記憶のアドレス
の一部として使用し、前記例外情報に対応する制
御記憶ユニツトの複数のマイクロ命令から成る例
外処理ルーチンを起動する例外割出制御ユニツト
とを備え、効果的な例外処理を行うことを特徴と
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12706085A JPS61285539A (ja) | 1985-06-13 | 1985-06-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12706085A JPS61285539A (ja) | 1985-06-13 | 1985-06-13 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61285539A JPS61285539A (ja) | 1986-12-16 |
| JPH0522935B2 true JPH0522935B2 (ja) | 1993-03-31 |
Family
ID=14950596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12706085A Granted JPS61285539A (ja) | 1985-06-13 | 1985-06-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9219422B1 (en) | 2014-08-21 | 2015-12-22 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Operating a DC-DC converter including a coupled inductor formed of a magnetic core and a conductive sheet |
| US9236347B2 (en) | 2013-10-09 | 2016-01-12 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Operating and manufacturing a DC-DC converter |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3076044B2 (ja) * | 1988-07-27 | 2000-08-14 | 日本電気株式会社 | パイプラインのエラー情報記憶方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943447A (ja) * | 1982-09-03 | 1984-03-10 | Hitachi Ltd | デ−タ処理装置 |
-
1985
- 1985-06-13 JP JP12706085A patent/JPS61285539A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943447A (ja) * | 1982-09-03 | 1984-03-10 | Hitachi Ltd | デ−タ処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9236347B2 (en) | 2013-10-09 | 2016-01-12 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Operating and manufacturing a DC-DC converter |
| US9219422B1 (en) | 2014-08-21 | 2015-12-22 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Operating a DC-DC converter including a coupled inductor formed of a magnetic core and a conductive sheet |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61285539A (ja) | 1986-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |