KR920010914B1

KR920010914B1 - 집적 데이타 처리기

Info

Publication number: KR920010914B1
Application number: KR1019840007673A
Authority: KR
Inventors: 헨드릭 요제프 페르순 에릭; 요제프 오스카 에리엔네 반덴 브루크 크리스티안; 알베르트 마리아 오디크 에디; 페르디난드 에드아드
Original assignee: 엔. 브이. 필립스 글로아이람펜 파브리켄; 아이. 엠. 레르너
Priority date: 1983-12-06
Filing date: 1984-12-05
Publication date: 1992-12-24
Also published as: JPS60140463A; KR850004679A; NL8304186A; DE3481234D1; US4627021A; EP0146984A1; EP0146984B1

Abstract

내용 없음.

Description

집적 데이타 처리기

제1도는 디지탈 신호 처리기에 대한 일반적인 블럭선도.

제2a도는 및 제2b도는 다중 정밀동작을 위한 처리 다이어그램.

제3도는 레지스터의 상세한 구조를 도시한 도면.

제4도는 두 선택기의 구조를 도시한 도면.

제5도는 내지 제8도는 데이타 입/출력 구조에 대한 도시도.

* 도면의 주요부분에 대한 부호의 설명

32,60 : 판독 및 기록 메모리 42 : 부호 판정 장치

48 : 배율기 소자 50 : 연산 및 논리 장치

52 : 결과 레지스터 54 : 누산기 레지스터

66 : 프로그램 메모리 72 : 인터페이스 장치

74 : 데이타 버스 320 : 어드레스 가산기

324 : 8비트 레지스터 706 : 제어버스

본 발명은 워드형 수신가능 데이타를 처리하기 위한 집적 데이타 처리기에 관한 것이며, 이러한 직접 데이타 처리기는

(1) n비트 폭은 가진 제1입력과, 함께 배율된 두개의 피연자(operand)를 수신하기 위해 최소한 2m 비트의 폭을 가진 제2입력과, 곱을 나타내기 위한 제1출력을 특징으로 하는 배율기 소자와,

(2) 또 다른 두 피연산자를 수신하기 위한 제3입력 및 제4입력과, 결과 피연산자를 나타내기 위한 제2출력을 특징으로 하는 연산장치(ALU)와,

(3) 데이타를 기억하기 위한 판독 및 기록 메모리와,

(4) 제어 정보를 기억하기 위한 제어 메모리와,

(5) 상기 성분을 서로서로 연결하거나 주변장치에 연결 하기 위한 데이타 연결 수단을 포함한다.

이러한 종류의 데이타 처리기는 소니 코포레이션에 양도된 영국특허출원 GB 제2,115,588호에 공개된다.

이러한 처리기는 예를들면 일정한 속도를 구동되고“콤팩트 디스크”라고 부르는 디스크상에 설비된 반사층에 광학적으로 검출할 수 있는 변형 형태로 데이타가 기억되는 레코드를 재생하는 동안 발생되는 신호와 같이, 디지탈화된 음향 신호를 표시하는 데이타에 대해 다양한 동작을 실행시키기에 적합하다. 그러나, 본 발명은 이러한 기억 디스크와 함께 이용하는데에 한정되지는 않는다. n값은 문제의 출원에 의해 결정된다. 예를들면, 적절한 n값은 8비트, 10비트, 혹은 12비트이다. 본 명세서에서, 실제로 “최소한 2n”이라는표현은 하한 2n과 예컨대 2n, 2n＋1, 2n＋2과 같은 상한을 가진 값의 범위를 의미하지만

이하일 수도 있다.

본 명세서에서, 데이타는 데이타 처리기 외부에서 뿐만 아니라 데이타 처리기 내부에서도 발생할 수 있는 다른 처리가 가능한 데이타를 의미하는 것으로 이해되어야 한다. 제어 정보는 변경없이 반복적으로 이용되는 정보를 의미하는 것으로 이해되어야 하며, 계수 데이타 뿐만 아니라 프로그램 데이타와도 관련될 수 있다. 장기간 동안에 이러한 제어 정보를 때때로 수정할 필요도 있으며, 이때 메모리는 실제로 판독 사이클 보다 긴 기록 사이클을 갖는“판독 위주”의 메모리가 될 수 있다. 다른 한편, 프로그램은 판독 전용 메모리(ROM)에 기억될수 있으며, 계수 데이타가 판독 및 기록 메모리에 수용된다. 공지된 데이타 처리기에는 결점이 있다. 예를들면, 배율기 소자와 연산 및 논리장치 사이에는 서로 다른 데이타가 동시에 도착했을때 처리량(through put)문제를 야기시킬 수도 있는 멀티플렉서 구조체가 설치된다. 어떤 경우에 있어서는 정확도가 부적합한 것으로 밝혀졌는데, 제1 및 제2입려글 통해 공급되는 데이타의 경우 이 정확도는 각각 제1 및 제2입력의 폭(비트 단위로)과 동일하며, 곱의 경우 정확도는 곱출력의 폭과 동일 하지만 최대폭 입력의 한정치보다 결코 크지 않다. (본 발명의 목적은 진폭 영역(증가된 정확도를 얻게 해줌. 즉 제2입력을 통하여 배율기 소자에 인가되는 데이타에 대해서 뿐만 아니라, 제1입력을 통해 배율기 소자에 인가되는 데이타에 대해서도 이와같이 증가된 정확도가 얻어질 수 있음)뿐만 아니라, 시간영역(데이타 연결 수단에 대한 회선 쟁탈(contention) 문제점을 감소시킴)에서의 동작에 유동성을 허여해주는 집적 데이타 처리기를 제공하는 것이다.)

상기 목적은

(1) 상기 데이타 연결수단이 최소한 제2입력의 비트폭과 동일한 비트폭을 갖는 내부 버스 연결 수단을 포함하고,

(2) 상기 제1출력이 제1전체 곱폭을 거쳐 상기 제3입력에 연결되며 상기 제2출력이 제2의 전체곱 폭을 거쳐 누산기 레지스터를 통해 상기 제4입력에 결합되며,

(3) 상기 제2출력 4이 다중출력을 가진 결과 레지스터를 통하여 상기 버스 연결 수단에 연결되며,

(4) 실제로 제2입력의 비트폭보다 큰 비트 정확도를 가진 데이타를 발생시키기 위하여, 데이타 처리기가 그것의 제2출력에 버스 연결 수단으로의 연결을 위해 병렬 연결된 상위 및 하위 레지스터를 특징으로 하고, 제2출력과 제4입력 사이에는 하위 비트 위치 방향으로 여러 비트 단계에 걸쳐 시프트되는 임시곱을 또 다시 연산장치로 전달하기 위한 시프트 제어 소자가 제공됨으로써 달성된다. 정확도는 1비트 이상이 되는 단계에서 쉽게 향상되고, 제1입력의 경우 이러한 단계는, 예컨대(n-1)비트일 수도 있다. 전체 곱폭이라는 표현은 제1 및 제2입력의 폭의 합과 동일한 상한과, 제1입력의 폭과 제1입력의 폭의 1/2과의 합보다 휠씬 작지않고 최소한 이 합과 동일한 하한을 갖는 값의 범위에서의 비트폭을 의미하는 것으로 이해되어야 한다. 제2전체 곱 폭은 제1 전체 곱 폭과 동일하지만 반드시 동일할 필요은 없으며, 앞으로 설명될 실시예에서 알 수 있는 것처럼 주어진 목적을 위해 추가의 비트 위치가 부가될 수 있다.

결과 레지스터에 대한 여러가지 가능성이 있는데, 입력은 누산기 레지스터의 입력과 병렬로 되도록 구성된 두 레지스터가 필요하며, 누산기 레지스터의 출력이 다중 방식으로 버스 연결 수단에 연결되기도 한다. 물론, 상위 및 하위 레지스터는 결과 비트에서 상호 배타적인 선택을 위해 이용된다. 기술된 구성을 이용하여, 누산 결과의 하위 부분이 결정될 수 있고, 필요하고 적합할 경우에는 상위 부분에 대해 후속으로 나타난다. 제1입력의 경우, 정확도는 기껏해야 (n-1)비트의 단계에서 증가될 수 있다. 중요단계에 있어서 대응하는 최대 규격은 제2입력에 인가할 수 있다(예를 들면, 최대한(2n-2)비트의 단계에서), 이러한 한계(2n-2),(n-1)는 실시예를 참고로하여 앞으로 설명될 2의 보수 표기 형태로 적용될 수 있다.

양호한 예로서, 버스 연결 수단과 상기 제1입력 사이에는 데이타 버스상에 전달된 2의 보수 표기로된 데이타량의 부호를 결정하기 위해 부호 판정기가 포함되어, 부호 정보를 제1입력에 전달함으로써 제2입력상에서 수신할 수 있는 데이타에 대해 비선형 동작을 활성화 시키게 된다. 비선형 동작은 신호량에 대한 정류작용과 같이, 부호에 의해 논리적으로 제어될 수 있는 동작을 의미하는 것으로 이해되어야 한다. 많은 종류의 데이타의 경우, 이러한 비선형 동작은 실행가능한 동작범위에 임의대로 추가함을 나타낸다. 상기 부호는 부호

로서 즉, 최상위 비트위치에서 이러한 부호에 대한 표시로서 형성될 수 있으며, 그밖의 다른 가능성도 있다.

수신 순서에서 예정된 상대 위치를 점유하고 있는 다수의 데이타 워드에 대한 연산을 실행할 경우, 데이타 워드의 세트가 처리되는 일련의 연산에 대한 상기 연산 형성 부분은 수신 순서에서 1증가 단계를 넘을때마다 이동되며, 판독 및 기록 메모리는 프리세트값을 기억하기 위한 제1수단과, 상기 프리세트 값을 증가값만큼 증가시키기 제2수단과, 일반적인 프리세트 값과 수신된 상대 어드레스값을 더함으로써 다수의 절대 어드레스값을 형성하기 위한 전가산기를 포함한다. 판독 및 기록 메모리에 연속적으로 기억되는 다수의 연속 신호값에 대한 필터 작동이 수행된다. 이때 프리세트 값은 시간축을 따라서 나타나는 값으로써 제공한다. 상기 일련의 동작중 연속동작의 결과는 시간축을 따라서 한 위치와 언제나 관계된다. 이때 프리세트값은 상기 일련의 동작중 각각의 후속 동작을 위해 증가된다. 상기 동일한 상대 어드레스는 일련의 동작에 대한 각각의 소자용으로 이용되어, 구조가 간단해진다. 데이타 워드는 여러개의 메모리 위치를 점유하여, 이러한 워드에 대해 여러가지의 어드레스 계산을 필요로하게 된다. 또 다른 해결책으로는 일련의 동작중 각각의 후속동작을 위해 부가함으로써 프리세트 값이 결정되고, 프리세트 값으로 적하된 카운터를 연속적으로 증가시킴으로써 절대 어드레스가 형성되게 하는 방법이 있다.

제어 메모리가 현재의 동작을 제어하기 위한 우선 순위와 갱신된 제어 데이타를 기억하기 위한 낮은 순위를 포함할때 상기 제어 메모리는 갱신완료 신호의 제어하에서 초후에 갱신된 낮은 순위의 데이타를 우선 순위 페이지에 잇달아 전달하기 위한 고속 복사 설비를 포함한다. 가장 최근의 제어 데이타는 이러한 동작을 제어하는데 사용된다. 상기 변경 정보는 예측할 수 없는 순간에 사용된다. 상기와 같은 기술 상태에 따라서, 포어 그라운드(fore ground) 페이지 및 백 그라운드(back ground)페이지에 기능을 서로 바꿈으로서 갱신 처리가 이루어진다. 그러나 이러한 경우 각각의 갱신된 정보 개체를 또 다시 갱신할 필요가 있다. 일련의 동작의 한 부분을 형성하는 동작을 실행시키기 위해 본 명세서에서 선택된 해결책으로는 상기 고속 복사 설비는 상기 일련의 동작중 한 동작과 동기적으로 영향을 받고, 이때 백 그라운드 페이지는 포어 그라운드 페이지로서 제어되는 것이다. 각각의 동작은 제어 메모리의 동일한 어드레스열에 접근하고, 다음 동작기간동안 접근될 어드레스만 갱신된다. 이와같이 갱신되기 바로전에 포어 그라운드 페이지도 갱신되어 시간이 소모되지 않는다. 백 그라운드 페이지는 또 다른 갱신을 위해 또 다시 후속으로 이용될 수 있다.

양호한 실시예에 있어서, 두개의 1/2 어드레스 즉, 동적이거나 동적이 아닐 수도 있는 랜덤 액세스 판독 및 기록 메모리에 적응시키기 위해 판독 및 기록 가능 신호가 뒤따르는 행 선택 신호 및 열 선택 신호와 동기적으로 행 어드레스 및 열 어드레스를 연속적으로 전달하기 위한 버스 연결수단과의 병렬 연결이 제공된다. 따라서 적용 가능 범위가 확장된다.

제1도는 본 발명에 따른 디지탈 신호 처리기의 일반적은 블럭선도이다. 전체 신호 처리기는 단일 기판 표면상에 설치되는데, 이러한 기술은 공지의 기술을 이용하여 이루어질 수 있다. 집적 회로로 구성하는 것은 환경을 고려한 데이타 입출력 장치를 선택함으로써 상기 시스템 수준으로도 가능해진다. 처리기는 알고리즘 특히, 디지탈 오디오 신호용 알고리즘의 고속 실행을 위해 설계된다. 서브 시스템중 대부분은 이 경우 24비트 폭을 갖는 데이타버스(74) 주위에서 집속된다. 데이타는 바이트식 구성의 (디)멜티플렉서를 포함하고 있고 앞으로 상세히 설명될 입/출력 부재(38)를 통해 환경에 의해 쌍방향으로 교환될 수 있다. 1데이타비트의 폭을 갖는 두 연결부(SDI 1), (SDI 2)직렬 입력부재(34)와 1데이타 비트의 폭을 갖는 두 연결부(SDO 1), (SDO 2)를 포함하는 직렬 출력 부재(36)가 제공된다. 제어 연결부는 명료하게 하기 위해 생략되었다. 따라서 이러한 종류의 여러 데이타 처리기는 데이타를 교환할 수 있다. 소자(34), (36)는 비트 직렬연결부를 24비트폭을 갖는 데이타 버스(74)에 적용하기 위한 (디)멀티플렉서 구조체를 포함한다. 수신된 데이타는 랜덤 악세스 판독 및 기록 메모리(34)에 일시적으로 기억된다. 앞으로 설명될 처리 소자로 부터의 중간 데이타나 혹은, 시스템의 또 다른 부분에 대한 출력을 대기하는 최종결과는 랜덤 액세스 기록 및 판독메모리(32)에도 기억될 수 있다.

메모리(32)는 각각 24비트로 구성된 64워드의 용량을 구비한다. 어드레스는 6비트의 폭을 갖는 어드레스를 수신하기 위한 어드레스 입력과 1비트의 폭을 갖는 증가 입력을 포함하는 어드레스 선택장치(30)에 의해 공급된다. 어드레스 신호 및 증가 신호는 앞으로 상세히 설명될 프로그램 메모리(66)에 의해 공급된다. 수신된 어드레스는 프리세트 어드레스를 찾기 위해 어드레스 카운터에 카운트값에 부가되고, 상기 카운터는 어드레스 선택기에 포함된다. 이러한 목적으로, 어드레스 선택기(30)는 6비트 폭의 전가산기도 포함한다. 어드레스 선택기에 이용되는 모드(mode) 제어 신호와 6비트의 상태 어드레스는 프로그램 메모리(66)에 의해 서로 공급된다. 메모리(32)에 기억된 데이타는 실행될 동작 법칙으로 여러 위치에 삽입되게 하기 위하여 증가되거나 감소됨으로써 지연될 수 있다. 연속적인 동작으로 시간 순서에 따른 결과량을 발생시킬 수 있게 된다. 이로 인하여, 데이타를 메모리(32)로나 메모리(32)로 부터 시프트할 필요가 없다.

처리하기 전에 데이타는 레지스터(44),(46)중 하나에 기억될 수 있는데, 각각의 레지스터(44),(46)는 24비트의 용량을 구비한다. 레지스터(Y)는 배율기소자(48)의 24비트폭 입력에 연결된다. 이러한 배율기 소자의 일례는 영국 특허출원 GB 제2,030,743호와 대응하는 미합중국 특허출원 제228,887호(엔.브이.필립스 글로아이람펜파브리켄의 서류번호 제PHN 9223호)에서 설명된다. X레지스터(44)는 12최상위 데이타 비트나 12 최하위 데이타 비트를 12비트폭 중간 버스(78)를 통해 배율기 소자(48)에 인가할 수 있다. 이 버스는 계수 메모리(58)에 의해 공급될 계수의 길이에 따라서 할당된다. 이 메모리는 각각의 우선순위 페이지와 낮은 순위 페이지에 대해 2메모리 뱅크(bank)를 포함한다. 각각의 뱅크는 64개의 12비트 워드에 해당하는 용량을 구비한다. 계수 메모리는 두 가지 방식으로 어드레스가 지정될 수 있는데, 우선 메모리(66)에서 판독된 마이크로코드 워드에서 유도된 6비트 어드레스를 이용하는 방식이 있다. 이 어드레스는 제어 버스(76)에 의해 공급되는 직렬-병렬 변환기(62)를 통해 공급될 수도 있다. 이 버스는 인터페이스 장치(72)를 통해 주변 장치에 연결된다. 인터페이스 장치(72)는 유럽 특허원 제81201168.2호(엔.브이.필립스 글로아이람펜파브리켄의 서류번호 제9873호)에 공개된 I²C 형태의 외부 버스에 연결된다. 상기 인터페이스 장치(72)는 상황 변화로 인해 데이타의 특성이 변할 경우에 이용되며, 예를들면 이 특성은 오디오 데이타의 특성과 관련된 것이다. 외부 I²C 연결은 분리식으로 도시되지는 않는다. 외부 버스는 메모리(60)에 대해 작용하고 특히 낮은 순위 페이지(도면에서의 상측 1/2부분)에 대해 작용하는 8비트 바이트를 공급한다. 제1바이트는 시작 어드레스를 형성하고 8비트 중 둘은 무시된다.

제2바이트는 제1데이타 워드의 제1부분(8비트)을 형성한다. 제3바이트는 제1데이타 워드의 제2부분(4비트)과 제2데이타 워드의 제1부분(4비트)을 형성한다. 제4바이트는 제2데이타의 제2부분(8비트)을 형성하는데, 이러한 바이트 열은 데이타원이 종료 신호를 공급할때까지 계속된다. 메모리(60)에서의 어드레스는 외부의 새어드레스가 입력될때까지 각각의 새 데이타 워드에 대해 증가된다. 이 입력은 메모리(60)의 낮은 순위 페이지에서 발생한다. 이중 스위치(61)는 메모리(60)의 하측 위치를 점유하여 포어 그라운드 페이지는 레지스터(58)에 대해 정보(프로그램 메모리에 의해 어드레스 지정됨)를 공급한다. 포어 그라운드 페이지와 백 그라운드 페이지는 분리되어 어드레스 지정되며, 필요한 판독(우선순위) 및 기록(낮은 순위) 제어 신호는 분리되지 않은 것으로 도시된다. 일련의 갱신 동작의 종료 신호는 갱신된 데이타를 포어 그라운드 페이지에 복사해 넣기 시작한다(필요할 경우). 이 종료 신호는 예를들면 주 컴퓨터에 의해 공급된다. 초기에 동기화된 전송 작용은 다음과 같이 발생된다. 이중 스위치(61)는 상측 위치에 고정되고, 그 다음에 포어 그라운드 페이지 및 백 그라운드 페이지는 동시에 어드레스가 지정되어, 백 그라운드 페이지에서 판독작용이 일어난다. 포어 그라운드 페이지와 백 그라운드 페이지는 실제로 일시적으로 번갈아 일어난다.

이러한 동작을 완료한 후 스위치(61)는 반복하여 스위칭되고, 후속의 갱신작용이 개시된다. 각각의 어드레스를 판독할 경우, 하나의 12비트 계수가 레지스터(58)에 기억된다. 배율기 소자(48)는 24비트폭을 갖는 량을 배율하고 36비트폭을 갖는 곱을 출력한다. 배율기 소자(48)의 출력은 연산 및 논리장치(50)의 한 입력에 연결된다. 이 연산및 논리장치는 40비트의 연산폭을 구비하여, 정보 손실을 수반할 수도 있는 오버플로우(overflow) 상태를 일으키지 않고서 더 큰 피연산자 값을 기억하는데 5비트(46-36＋1)가 소용되며, 이러한 현상은 반복된 누산작용으로 인해 주어진 환경에서 실지로 더 높은 누산값을 갖게 되기 때문이다. 결과가 버스(74)에 전달되기 전에 24비트로 다시 정상화 하거나 혹은, 기껏해야 각각 24비트를 포함하는 부분으로 분리할 필요가 있다.

연산 및 논리장치(50)의 출력은 40비트 수산기 레지스터(54)를 통해 연산및 논리장치(50)의 입력으로 복귀된다. 연산및 논리장치(50)의 주 기능을 배율기 소자(48)의 출력 데이타를 누산하는 것이고, 이러한 관점에서 입력 멀티플렉서는 정확한 규모의 값을 채용하기에 적합한 장치이다. 연산 및 논리장치(50)에서는 24비트로 마무리하는 처리도 실행된다. (이와같은 처리를 실행하는 데에는 얼마간의 처리 시간이 필요하다). 24비트 결과는 레지스터(52)에 적합하다. 이러한 목적을 위한 적재 및 보유제어 신호는 분리되어 도시된다. 3비트 제어신호(56)에 의해 활성화된 소자(56)는 오버플로우 상태와 클리핑(clipping)작용을 조사한다. 이러한 동작은 제3도를 참고로 하여 상세히 설명될 것이다.

24비트 데이타 버스(74) 및 12비트 계수버스(78)뿐만아니라, 연결된 여러 소자 사이에 8비트 바이트로 구성된 (때로는 12비트 기호이기도 함)데이타를 전송하기 위해 버스 프로토콜(protocol)이 유지되는 2비트 제어버스(76)도 제공된다. 한 라인은 데이타를 운반하는 반면, 제2라인은 기호식으로 조직된 인 에이블(enable)신호를 운반한다. 데이타 처리기의 일부를 형성하지만 분리되어 도시되지는 않는 클럭의 출력 신호에 의해 비트동기화가 이루어지는데, 상기 클럭은 6MHz의 출력 주파수를 갖는다. I²C 프로토콜에 따라 한정된 약 100KHz의 최대 비트 주파수와 비교해 볼때 6MHz의 주파수는 매우 높은 것이다. 버스(76)에 연결되며 계수 메모리(60)를 돕는 데이타 및 어드레스용 직렬-병렬 변환기는 이미 논의된 바 있다. 데이타버스(74)상에서의 전송을 감시하기 위한 모니터 소자(40)는 버스(76)에도 연결되며, 신호(CLM)의 제어하에서 데이타 워드 전송은 데이타 선로의 전체 폭에 걸쳐 비트 형태의 OR동작에 의해 매시간 검출될 수 있다. 검출결과는 상기 I²C버스를 통하여 인터페이스 소자에 연결되는 주 컴퓨터에 활성화 신호로 인가될 수 있다. 그렇지 않을 경우, 제1도의 데이타 처리기에 데이타를 인가하기 위해 주로 연결작용만을 한다.

끝으로, 카운터(68)에 적하하기 위하여 인터페이스 장치(72)를 통해 직렬로 수신되어 버스(76)상에 전송된 데이타를 병렬 8비트 어드레스로 변환하기 위한 제2직렬-병렬 변환기(70)가 제공된다. 프로그램 카운터는 적하 제어 신호(LD)를 수신하고, 상기 적하클럭신호의 제어하에서 상기 6MHz의 주파수에서 카운트 한다. 신호(CL)는 인에이블 신호를 작용하고, 주어진 상황하에서 얼마동안 프로그램 카운터(68)의 동작을 보유하고 있을 필요가 있을 것이다. 본 실시예에서, 프로그램 메모리(66)는 각각 35비트로된 192개의 워드로 구성된 용량을 구비한다. (물론, 이 워드 길이는 소망에 따라 선택된 것이다). 디코딩 소자(간단히 하기위하여 분리하지 않고 도시됨)를 통하여, 프로그램 워드는 데이타 선로의 제어 논리회로(ehtle안됨)와, 어드레스 선택기(30), 판독 및 기록 메모리(60), 여러 레지스터와 선택기, 처리소자(48),(50)등과 같은 또 다른 회로 소자를 제어하며, 마이크로 출력(μC)이 상징적으로 표시된다. 이 코드는 분기 장치를 포함하지 않아서, 새로운 어드레스가 적하 될때까지 계속 증가된다. 동기화 신호는 22KHz, 44KHz 및 88KHz와 외부 클럭신호와 메모리(66)로 부터의 2비트 주파수 선택 신호의 제어하에서 소자(64)에 의해 공급된다. 외부 주파수는 오디오 신호용으로 이용함으로써 결정된다. 이러한 오디오 신호가 가령 44KHz의 반복 주파수를 갖는다면, 각각의 박복주기 동안 일련의 유사한 신호처리 동작이 완료된다. 그 다음에, 다음의 오디오 신호가 대기된다. 더긴 기간(초나 분)후, 메모리(60)내의 갱신된 계수 세트로 프로그램이 바뀌어질수 있다. 동기화의 목적으로, 소자(64)는 국부 클럭 주파수(64MHz)를 갖는 신호도 수신한다.

이러한 종류의 데이타 처리기에서의 몇가지 동작에 대한 예를들어 보면, 오디오 진폭의 양자화(응답 곡선보정)와, 압축(최대 오디오 진폭과 최저 오디오 진폭 사이의비를 줄임)과, 반향(시간 지연을 이용하여 신오디오 진폭상에 구 오디오 진폭을 중복시킴)과 같은 것이 있으며, 더 나아가 1차 및 2차 필터 기능이 실행될 수 있다. 이러한 동작으로 각각 1데이타 값과 이와관련된 계수값과의 일련의 곱을 추가하게 된다. 이때 하나의 오디오 신호값에 의한 상기와같은 지연이 이용될 수 있다. 다른 통상적적인 동작으로는 정류작용 즉, 항상 정의 결과가 구해질 수 있도록 데이타값을 그 부호로 배율하고, 제어 필터의 출력 결과로 계수가 결정되는 곳에서 증폭작용이 적용되며, 최대값(＋1)이나 (-1)으로 절단함으로써 신호의 조건을 설정하며, (ALU(40)중의) 12최하위 비트가 생략되는 ALU로 부터의 결과를 마무리하고 잔여의 최하위 비트의 영역에서 부호 비트를 부가하는 동작이 있는데 이러한 동작은 2-의 보수 표기법으로 이루어지는 종래 방식의 동작이며, 1/2×｜A－B｜＋1/2×(A＋B)로 실행되는, 두 신호값중 더 큰 값을 결정하는 동작이 있다.

제2a도는 데이타(d)와 계수(C)에 대한 구조를 부호로 도시한 것이다. 긁은 선은 비트열을 나타내는 것이고, 최상위 비트는 도면에서 좌측에 도시된다. 가는 선은 비트의 수를 나타내는 것이다. 수량은 2의 보수표기법으로 한정된다. 데이타의 최상위 부분(d)은 종래의 부호 비트를 포함하여 24비트로 구성된다. 데이타(d)의 최하위 부분은 24비트로 구성되는데, 최상위 비트는 무효비트이고 00값을 갖는다. 그러므로 정확도는 22(=2n-2)비트의 단계에서 증가될 수 있다. 계수(C)의 최상위 부분은 종래의 부호 비트를 포함하여 12비트로 구성된다. 계수의 최하위 부분(

)은 12비트로 구성되는데, (단일)최상위 비트는 무효비트이고 값 0을 갖는다. 따라서 정확도는 11(=n-1)비트의 단계에서 연장된다. 다중 정확도는 수량은 관련된 메모리의 여러 어드레스 위치에 기억되어야 한다. 필요하면, 데이타 수량중 하위 부분은 모조 비트로 보충된다.

제2b도는 데이타와 계수(2중의 정확도를 구비함)즉, 각각 최대한 24+22=46비트와 최대한 12+11=23비트를 배율하는 단계의 순서를 도시한 것이다. 제1라인은 두개의 최상위 부분(

)과 부분(

)의 배율을 표시한다. 그 다음에 우측으로 11비트 이동되고, 그 결과는 새로이 형성된 곱(

)×(d)에 부가된다. 이동은 도면에서 새로이 형성된 곱이 좌측으로 11비트의 거리에 배치됨을 나타낸다. 이 동작은 곱(C)×(d)과 곱(C)×(d)을 처리하기 위해 후속으로 실행된다. 그 결과는 도면의 밑에 도시된 바와같이 데이타 정확도의 2배 이상으로 사용된다. 따라서, 최하위 동작이 우선 실행된다. 소자(38)가 최상위 부분으로 데이타 값을 우선 수신하므로 1 데이타 워드에 대한 동작내에서 이러한 동작은 메모리(32)에 대해서는 중요성을 갖는다. 이동 작용에 필요한 설비는 제3도를 참고로 하여 설명될 것이다.

그 결과는 다음과 같이 기억된다. 제3배율 동작(누산 작동을 포함하여)후 11최하위 비트는 제3도의 레지스터(114)에 인가된다. 제4배율 동작(누산작동을 포함하여)후 11최하위 비트는 레지스터(114)에서 레지스터(116)로 전달되고, 그 다음에 11개의 상위 비트는 레지스터(114)에 전달되며, 최상위 부분은 레지스터(12)에 전달된다.

제3도는 제1도를 기본으로 하여, 레지스터의 상세한 구성에 대해 도시한 것이다. 동일한 부분은 동일한 참조번호로 표기된다. 비트 위치에 대해 번호도 또한 도시된다. 데이타 버스(74)는 선택기(100)를 통해 x 레지스터(44)에 연결된다. 신호(MS/

)는 12최상위 및 최하위 비트가 번갈아 레지스터(44)에 전달되게 한다. 최하위 1/2을 이루는 11비트는 제2a도의 계수 규칙에 따라 값 0이 주어진다. 계수 버스(78)는 선택기(102)로 교체된다. 소자(42)는 신호(CLS)의 제어하에서 데이타 버스에서 최상의 비트(번호 23번)를 전도한다. 이것은 비트위치(10)에서 1로 보충되고, 나머지는 10개의 0비트로 보충된다. 피 연산자의 부호는 각 -1/2과 -1/2로 된다(2의 보수의 특정의 특성으로 인해 정확히 (+1,-1)로 될수는 없다). 이 부호로 배율시킴으로써, 배율기 소자에서의 오디오 값에 대한 정류작동이 실행될 수 있다.

데이타는 소자(59)를 경유하여, 반전 형태로 분만 아니라 비반전 형태로 소자(58)에서 선택기(102)의 상대 입력에 인가된다. 신호(SELX)(2비트)는 전해진 4수량 중 기껏해야 하나가 멀티플렉서(48)에 전도되게 한다. 멀티플렉서(48)는 곱을 2의 보수 표기법으로 선택기(106)에 출력시킨다. 40비트 가산기(108)는 선택기(104)에 연결된다. 24비트 피연산자가 데이타 메모리(32)(제1도 참조)에 전달될 수 있게하기 위하여 24최상의 비트가 레지스터(112)에 기억된다. 비트 39내지 45는 오버플로우 비트이다. ALU(50)로 부터의 결과중의 11최하위 비트는 11비트에 대한 종속 레지스터(116)도 또한 포함하는 레지스터(114)에 기억될 수 있다. 레지스터(114),(116)는 2개의 최상위 0비트의 보충으로 24비트 피연산자를 선택기(118)에 함께 전달할 수 있다. 이 선택기는 피연산자 0111…(10진수의 ＋0.99)와 피연산자 1000(10진수의 －1)를 수신한다. 2비트 신호(ENRES)의 제어하에서 4수량중 하나는 데이타버스(74)에 인가된다. 이미 설명된 바와같이, 레지스터(114),(116)는 다중 정확도 동작을 허용한다. 선택기(118)의 극우부분에 대한 비트(23),(22)는 이미 설명된 0 가상 비트이다. 이 도면에서 전력부분(소자(110),(118))은 제1도의 소자(52),(56)에 대해 상세히 표시한 것이다.

제4도의 선택기 (104),(106)의 구성에 대해 상세히 나타낸 것이다. 선택기(106)는 배율기(48)에 의해 공급된다. 36비트 피연산자는 일반적으로 부분(120)에 우선 인가될 수 있고, 최상위 비트는 상위의 비트에 대해 5회 복사되며, 이것은 통상적인 신호 연장이다. 피연산자는 최하위 0에 의한 보충으로 부분(122)에 인가되며 상위의 4비트(39…36)에 대해 최상위 비트(34)를 복사한다. 즉, 피연산자는 2로 배율하는 배율기이다.

피연산자는 5개의 최하위 0에 의한 보충으로 부분(124)에 인가된다. 즉, 피연산자는 32로 배율된다. 입력(128)은 제3도의 누산기(54)에 인가된다. 입력(128)의 최상위 비트는 10개의 하위 0비트와 20개의 상위 0비트에 의한 보충으로 선택기(106)의 부분(126)에 인가된다. 따라서, 공지된 형태의 마무리 가운데 하나는 값 뿐만 아니라 부호도 또한 고려하여 이행된다(부호 및 크기 절단). 2비트 선택신호(FR)는 수신된 4피연산자중 하나의 연산자가 40비트 가산기(108)에 전도되게 한다.

선택기(104)는 누산기 레지스터(54)에 의해 공급된다. 40비트 피연산자는 우선 일반적인 방식으로 부분(132)에 인가될 수 있다. 피연산자중 29최상위 비트는 그 다음에 부분(134)에 인가될 수 있으며, 최상위 비트(39)는 이 선택기 부분 중 상위 입력비트에 대해 11회 복사된다. 즉, 관련된 피연산자는

로 배율된다. 끝으로 부분(130)은 완전히 0비트로 구성된 피연산자를 수신한다. 2비트 선택 신호(FL)는 수신된 3수량 중 하나만이 가산기 장치(108)에 전도되게 한다. 직렬 및 병렬 작동 연결 장치는 다른 디지탈 신호처리기, D/A 및 A/D변환기, 외부 메모리 및 주 마이크로프로세서중에서 어느것과 데이타를 교환하기 위해 제공된다.

직렬 연결에 대해서는 이미 간단히 언급되었다. 각 연결에 대한 비트율은 데이타 처리기에 외부에 위치해 있고 데이타 처리기 차제와 클럭과는 무관하게 작동하는 상태 클럭에 의해 제어된다(클럭 처리기는 간단히 하기 위해 도시되지 않음), 연결 소자는 상대 클럭에 의해 활성화된다.

제5a도는 상대 서브-스테이션을 도시한 것인데, 전송 스테이션은 좌측에 도시되고, 수신 스테이션은 우측에 도시되며, 제어스테이션은 상단에 도시된다.

제5b도는 적절한 동기 프로토콜을 도시한 것이다. 데이타는 최상위 비트로 디스페치(despatch)된다. 동기화 신호(SCK)는 이러한 순차로 비트를 동기화한다. 동기화 신호(WS)에서의 천이 현상은 다중 비트 워드의 최하위 비트가 시작할때 항상 발생한다. 이러한 구성 덕분에, 수신된 오디오 데이타 개체의 정확도는 신호(WS)에 의해 수신기에 정확도가 통보되기 때문에 수신기에서 앞서 알려질 필요가 없다.

제6a도 및 제6b도는 외부 데이타 신호와 내부 데이타 신호사이의 변환 작동을 실행하기 위한 직렬 입력 연결을 위한 장치가 도시된다. 직렬로 표시된 외부 데이타 신호의 포맷은 최대길이가 24비트이다. 제6a도는 입력과 관련된 것이다. 부분(74),(148)에 대해서는 이미 설명되었다. AND게이트(180)에 의해서 입력동기화가 이루어진다. 시프트 레지스터(184)는 배열 작용을 하며, 게이트(180)로 부터의 클럭 펄스의 제어하에서, 배타적으로 0을 수반하는 1을 기억한다. 따라서, 병력 출력상에 있는 시프트 레지스터의 출력 신호는 단일 1비트와 23개의 0비트를포함하는데, 1은 각각 클럭 펄스와 작용하여 1위치를 통하여 이동된다. 시프트 레지스터(184)의 출력 신호는 데이타(SDI)를 수신하는 24×1비트 메모리(186)에 대해 기록 제어 신호(어드레스)로서 작용한다. 마찬가지로, 제6b도는 출력과 관련된다. 트리거 레지스터(204)는 비트를 병렬로 수신한다. 그 다음에, 비트는 적하신호(STRO)의 제어하에서 시프트 레지스터(210)에 전송된다. 비트열로 부터의 이동은 신호(SCK) 및 신호(SOEN)를 수신하는 AND게이트(212)의 출력신호에 의해 제어된다.

제7도는 제1도의 소자(38)를 참고로 하여 이미 간단히 설명된 주변장치와의 병렬형 데이타 통신에 대한 구조를 도해한 것이다. 동일 소자는 동일한 참조 번호로 표기된다. 데이타의 입력의 경우, 8비트 폭의 외부버스(300)는 선택기(301)와 레지스터(302)에 연결된다. 선택기(301)는 신호(SDIN 4)의 제어하에서 비트위치 0…3나 비트위치 4…7를 레지스터(302)에 전도한다. 레지스터(302)는 버스(74)와 마찬가지로 24비트폭을 갖는다. 레지스터(302)는 적하 제어 신호(PCK)및 6비트 선택 신호(SELDAT)를 수신한다. 이러한 6비트 신호의 경우, 선택기(302)의 6가지의 4비트 선택중의 임의의 선택이 이루어질 수 있다(실행시 많은 조합이 이용되지 않는다. 따라서 레지스터(302)는 3단계에 걸쳐, 버스(300)로 부터의 데이타 바이트로 채워진다. 선택기(301)를 이용하여, 1/2바이트는 임의의 레지스터 선택시 비트 위치 0…3에 기록될 수도 있다. 레지스터(302)가 적절한 크기의 데이타를 포함할때, 데이타 24비트 레지스터(304)에 전달된다. 따라서, 데이타 처리기 내부에서의 동기화는 외부의 동기화와는 분리된다. 레지스터(304)는 적하 제어 신호(DENP)와, 상기 내부의 6MHz주파수를 갖는 클럭신호(CL)와, 이 레지스터의 3상 버퍼를 제어하기 위한 인에이블 신호(ENDAT)로 수신한다.

데이타 입력의 경우, 우선 24비트 폭을 갖는 두 레지스터(306),(308)가 제공된다. 레지스터(306)는 적하 제어 신호(DCPP)와 6MHz 클럭 신호(CL)를 수신한다. 레지스터(308)는 인계 제어 신호(CPDAT)를 수신한다. 레지스터(308)의 출력은 3버스중 하나를 데이타 버스(300)에 적용하기 위해 선택기(310)에 연결된다. 제2선택기(312)는 소망한 바와같이 각각의 1/2바이트가 레지스터(308)에서 버스(300)의 비트 위치 0…3로 인가될 수 있게 하기 위해 선택기(301)의 대응 부분을 형성한다. 따라서, 이 버스는 두 1/2바이트용으로 이용될 수 있고, 버스는 하나의 1/2바이트에 대한 소스(Source)로 작용하고, 다른 1/2바이트에 대한 목적지로 작용한다. 어드레스를 처리하기 위한 또 다른 장치가 제공된다. 이러한 어드레스는 길이가 16비트이며, 버스(74)에서 예정대로 선택된 16버스 라인상에 나타난다. 레지스터(314),(316)는 레지스터(306),(308)와 대응하고, 그들 자체의 적하 제어 신호 및 16비트 용량을 구비한다. 선택기(318)는 신호(SELADO)(1비트)의 제어하에서 두 어드레스 바이트중 하나를 전달한다. 어드레스 가산기(320)는 최하위 어드레스 위치에서 시작하여 두 8비트 어드레스 위치를 가산할 수 있다. 그 다음, 대응 부분은 두 8비트 레지스터(322),(324)에 기억되어 어드레스 누산기가 형성되며, 특정의 양상으로는 누산기 레지스터가 따라서 직렬로 연결된다는 점이다. 최하위 어드레스 위치로부터의 모든 반송신호는 선택기(328)를 통해 가산기(320)의 반송 입력으로 궤한되는 비트 스테이지(stage)에 일시 기억된다.

또한, 적하 제어 신호(CKAD), 소거제어 신호(CLEAR) 및 선택신호(SELCAR)가 도시되는데, 선택 제어신호(SELCAR)는 선택기(328)의 제2입력이 한 신호를 수신하므로 실제로 반송 신호를 무시하는 작용을 한다. 2비트 신호(ENOUT)에 의해 제어되는 최종 선택기(322)는 버스(300)에 인가될 바이트를 선택한다. 이 어드레스 형성 구조는 동적 판독 및 기록 메모리(RAM)가 연결될 수 있도록 선택된다. 제8도는 이러한 목적으로 요구되는 타이밍 신호의 시간 순서를 도시한 것이다. 상측 라인은 행 어드레스 선택 신호(RAS)를 도시한 것이다. 펄스의 끝에서는 메모리용 행 어드레스는 펄스의 끝에서 알려져야 한다. 제2라인은 열 어드레스 선택 신호(CAS)를 도시한 것이다. 메모리용 열 어드레스는 펄스의 끝에서 알려져야 한다. 제3라인은 기록 제어신호(WE)를 도시한 것이다. 이 펄스가 시작할때, 메모리의 데이타는 사용자에서 소용있게 된다. 이 펄스의 끝에서 데이타 원에 의해 공급되는 데이타는 메모리에 기록된다. 메모리는 종래의 형태의 메모리로 구성된다. 주 처리기로는 VALTO에 의해 제조된 마이크로 컴퓨터 8048이 이용될 수 있다.

Claims

n비트 폭을 가진 제1입력과, 함께 배율될 두개의 피연산자를 수신하기 위해 최소한 2n비트의 폭을 가진 제2입력 및 곱을 나타내기 위한 제1출력을 구비한 배율기 소자(48)와, 또 다른 두 피연산자를 수신하기 위한 제3입력 및 제4입력과, 결과 피연산자를 나타내기 위한 제2출력을 구비한 연산 및 논리장치(50)와, 데이타를 기억하기 위한 판독 및 기록 메모리(32)와, 제어정보를 기억하기 위한 제어 메모리(60,66) 및 상기 성분을 서로서로 연결하거나 주변 장치와 연결하기 위한 데이타 연결수단을 포함하는 워드형 수신가능 데이타 처리용 집적 테이타 처리기로서, 상기 데이타 연결수단은 최소한 제2입력의 폭과 동일한 비트폭을 갖는 내부 버스 연결 수단(74)을 포함하고, 상기 제1출력은 제1전체 곱 폭을 거쳐 상기 제3입력에 결합하고, 상기 제2출력은 제2전체 곱 폭을 거쳐 누산기 레지스터(54)를 경유하여 상기 제4입력에 결합되며, 상기 제2출력은 다중 출력을 가진 결과 레지스터(52)를 경유하여 상기 버스 연결 수단에 연결되며, 제2입력의 비트폭보다 사실상 더 높은 비트 정확도를 갖는 데이타를 발생시키기 위하여 데이타 처리기는 버스 연결 수단에 연결하기 위해, 상기 데이타 처리기가 제2출력에서 병렬 연결된 상위 및 하위 레지스터를 구비하고, 제2출력과 제4입력 사이에는 일시적인 곱을 제공하기 위해 시프트 제어 레지스터가 제공되어 상기 곱이 하위 비트 위치 방향으로 이동되어 다시 연산 및 논리장치를 복귀되는 것을 특징으로 하는 직접 데이타 처리기.
제1항에 있어서, 버스 연결 수단과 상기 제1입력 사이에는 부호정보를 제1입력에 전달함으로써 제2입력상에 수신할 수 있는 데이타에 대한 비선형 동작을 활성화시키기 위하여 2의 보수 표기법으로 상기 데이타 버스상에 얻어진 데이타 수량의 부호를 결정하도록 부호 판정 장치(42)가 포함되는 것을 특징으로 집적 데이타 처리기.
제1항에 있어서, 수신 시퀀스에서 소정의 상대적 위치를 점유하는 다수의 데이타 워드에 대한 동작으로, 처리될 데이타 세트가 상기 수신 시퀀스에서 한 증가 단계를 거쳐 매번 시프트되는 일련의 동작을 실행하기 위하여, 상기 판독 및 기록 메모리가 프리셋트된 값을 기억하기 위해 제1수단과, 상기 프리셋트된 값을 증가값만큼 증가시키기 위한 제2수단, 통상의 프리세트값과 수신된 상대 어드레스값의 가산에 의해 다수의 절대 어드레스값을 형성하기 위한 전가산기를 포함하는 것을 특징으로 하는 집적 데이타 처리기.
제1항에 있어서, 상기 제어 메모리가 현재의 동작을 제어하기 위한 포어그라운드 페이지와 갱신된 제어 데이타를 기억하기 위한 백그라운드 페이지를 포함하는 집적 데이타 처리기로서, 상기 제어 메모리가“갱신 종료 신호”의 제어하에서 나중에 갱신된 백 그라운드 페이지의 데이타를 포어 그라운드 페이지에 연속적으로 전달하기 위한 고속 복사 장치를 포함하는 것을 특징으로 하는 집적 데이타 처리기.
제4항에 있어서, 일련의 동작의 일부를 형성하는 동작을 실행하기 위하여, 상기 고속 복사 장치가 상기 일련의 동작중 한 동작과 동기되며, 이때 백 그라운드 페이지는 포어 그라운드 페이지로써 제어되는 것을 특징으로 하는 집적 데이타 처리기.
제1항에 있어서, 상기 제1 및 제2입력은 각각 그 자체의 버스 연결수단에 연결된 것을 특징으로 하는 집적 데이타 처리기.
제1항에 있어서, 연산 및 논리장치가 상대 데이타 워드의 값에 기초하여, 이 워드값중 최소한 하나의 최하위 비트에 대한 절단동작(부호 크기 절단)을 실행하기 위해 마무리 장치를 포함하는 것을 특징으로 하는 집적 데이타 처리기.
제1항에 있어서, 주변 장치와 제어 메모리에 연결되는 분리된 제어 버스(706)사이에 제어 정보를 통신하기 위한 제어 연결부(72)가 제공되는 것을 특징으로 하는 집적 데이타 처리기.