JPS58144259A

JPS58144259A - デイジタル信号処理装置

Info

Publication number: JPS58144259A
Application number: JP57025617A
Authority: JP
Inventors: Osamu Hamada; 修浜田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-02-19
Filing date: 1982-02-19
Publication date: 1983-08-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、ディジタルオーディオ信号やテイジタルビデ
オ信号等のように、１ワードのヒント数が比較的多く、
単位時間当りのワードレートが高いディジタル信号を実
時間（リアルタイム）処理するためのディジタル信号処
理装置に関し、特に、ディジタル信号データと係数デー
タとの乗算処理機能を向上するものである。

近年、ディジタル変換された音響信号や映像信号等のデ
ィジタル信号に対して、各種のディジタル信号処理、た
とえば、ディジタルフィルタ、ＦＦＴ（高速フーリエ変
換）、相関関数計算等の数値計算を実時間（リアルタイ
ム）で行なうことが一般的となり、このようなリアルタ
イ゛ム処理用のディジタル信号処理装置（Ｄｉｇｉｔａ
ｌ　Ｓｉｇｎａｌ　Ｐｒｏ−ｃｅｓｓｏｒ　、以下Ｄ８
Ｐという。）がいくつか発表されている。これらのＤＳ
Ｐの特徴は、比較的長語長のＡＬＵ（論理演算ユニット
）や乗算器等の７・−ドウエアを有し、マイクロプログ
ラム制御されることである。そして、マイクロプロセン
サ等を用いたホストコンピュータシステムにより、ディ
ジタル信号処理動作が管理され得るような構成を持つも
のが多い。

ところで、このようなりＳＰは、内部にマイクロプログ
ラムメモリおよび係数メモリを有し、マイクロプログラ
ムメモリに格納されたマイクロ命令をンーケンサ（ある
いはプログラムカウンタ）からのアドレス指定に応じて
順次読み出すことにより、ＤＳＰ内部等での信号処理動
作、たとえば上記ディジタル信号のデータに対する上記
係数メモリからの係数データの乗算処理動作が行なわれ
る。この乗算処理動作における係数データの語長が十分
でないと、ＤＳＰにより構成されるディジタルフィルタ
等の特性などで所望の結果が得られない場合があり、こ
れに対して、乗算器の乗数、被乗数のピント数を十分に
多く（たとえば２０ビット以上）とることは、乗算器の
回路規模を極めて大きくする。

本発明は、このような実情に鑑み、比較的小規模の乗算
器を備えるとともに、長語長（高精度）の係数データの
乗算処理゛が必要となる場合でも、処理時間をあまり長
くすることなく、比較的高速に高精度の乗算を行ない得
るようなディジタル信号処理装置の提供を目的とする。

すなわち、本発明に係るディジタル信号処理装置のｓｓ
は、マイクロプログラムメモリから順次読み出されるマ
イクロ命令に応じてディジタル信号処理を実行し、少な
くとも、係数メモリからの係数データとディジタル信号
データとを乗算する乗算器を備えて成るディジタル信号
処理装置において、上記ディジタル信号データと倍語長
係数データとの乗算時に、上記乗算器は、上記倍語長係
数データの上位−語長分とディジタル信号データとの乗
算結果である第１の乗算データを出力し、次に上記倍語
長係数データの下位−語長分とディジタル信号データと
の乗算結果を上記−語長分だけビットシフトした第２の
乗算データを出力し、これらの第１１第２の乗算データ
を加算することにより倍語長係数データの乗算を行なう
ことである０以干、本発明に係る好ましい実施例について、図面を参
照しながら説明する。

第１図は、本発明の一実施例となるディジタル信号処理
装置ｉ　（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅ
ｓｓｏｒ、以”ＦＤＳＰという。）を用いた基本システ
ム構成例を示すブロック図である。この実施例において
、たとえばＤＳＰｌと、メモリ制御ユニツｌ−２（Ｍｅ
１−２（Ｃｏｎｔｒｏｌ　Ｕｎｉｔ　、以下ＭＣＵとい
う。）は、それぞれＬＳＩ化された電子部品として用い
られている。ディジタル信号メモリ３は、たとえばｌワ
ード２４ビツトのディジタル信号を１６にワード（１６
，３８４ワード）又は６４にワード（６５゜５３６ワー
ド）程度記憶するものであり、Ｄ−ＲＡＭ（ダイナミッ
ク−ランダムアクセスメモリ）等が用いられる。ホスト
コンピュータシステム４は、たとえばいわゆるマイクロ
プロセッサ等を用いて構成されており、上記ＤＳＰ１お
よびＭｅＯ２によるディジタル信号処理動作を管理・制
御する。また、本実施例においては、ホストコンピュー
タ／ステム４から、ＤＳＰ１内のインターフェース回路
５を介し、マイクロプロゲラｊ・メモリ６および係数メ
モリ７への書き込みが可能となっている。

ＭＣＵ２内部には、上記ディジタル信号メモリ３の各ワ
ードをアクセスするためのアドレス制御部８が設けられ
ている。このアドレス制御器８は、インクリメンタやコ
ンパレータ等を含み、ＤＳＰｌのシーケンス制御部９か
らの各種制御信号に応じて動作制御される。この他、Ｍ
ｅＯ２内には、ホストコンピュータシステム４との間で
信号を送受するためのインターフェース回路１０や、ス
フランチバンドメモリ１１等が設けられている。

このような第１図に示すＤＳＰＩを用いたシステムにお
いて、信号処理の対象となるディジタル信号としては、
たとえばＰＣＭオーディオ信号やディジタルビデオ信号
等が考えられており、アナログ信号の１サンプリング値
をディジタル信号の１ワードに対応させる際に、たどえ
ば１４ビットあるいは１６ビント程度で量子化している
。ところで、この１ワード１４ピントあるいは１６ヒン
ト程度のディジタル信号に対して、係数を乗算した場合
にヒント数が増大することを考慮して、ＤＳＰｌを用い
たシステムでは、たとえば１ワード２４ヒツトのディジ
タル信号を取り扱い得るように構成している。

ここで、第２図はＤＳＰ１内部のより具体的な回路構成
例を示すブロック回路図である。これらの第１図および
第２図において、ＤＳＰ１内部には、２４ヒツトのデー
タバスｌ）Ｂが配設されており、このデータバス［）Ｂ
は、演算処理部２０、入力レジスタ１２、出力レジスタ
１３、およびディンタル信号入出力ポート１４に接続さ
れている。

入力レジスタ１２は、データ入力端子１６からの″ンリ
アルデータを２４ヒ゛ントパラレルデー夕に変換してテ
゛−タバスＤＢに乗せ、出力レジスタ１３ハテータパス
ＤＢからの２４ビツトパラレルデータをシリアルデータ
に変換してデータ出力端子１７から出力するものである
。演算処理部２０内には、少なくともＡＬＵ（論理演算
ユニット）２１および乗算器２２が設けられており、こ
れらのＡＬＵ２１、乗算器２２に関連して、マルチプレ
クサ２３が設けられている。また、上記演算処理部２０
での処理動作の際の中間データ等を一時的に格納するい
わゆるスクランチパノドメモリとしてのデータメモリ３
０やテンポラリレジスタ３２が設けられている。データ
メモリ３０は、１ワード２４ビツトでたとえば２５６ワ
一ド程度の記憶容量としている。次に、乗算器２２での
乗数となる係数データはたとえばｌワード１２ビツトで
あるが、この係数データを記憶格納する係数メモリ７は
、たとえばｌワード１６ビントで構成され、５１２ワー
ドを１ページとして２ペ一ジ分（１６ビソトＸ１０２４
ワード）を記憶可能としている。

この係数メモリ７の各ワードは、係数ポインタ７２から
のアドレス情報によりアクセス可能である。

この係数メモリ７の出力端子は、乗算器２２やマルチプ
レクサ２３のそれぞれの係数データＸを入力するための
端子に接続され、この接続点は、両方向パンファゲート
４１を介し上記２４ピントのデータバス］）Ｂに接続さ
れている。また、データバスＤＢに接続されている。ま
た、データバスＤＢは、両方向パンファゲート４２を介
し、乗算器２２の被乗数データＹを入力するための端子
、データメモリ３０の出力端子、およびテンポラリレジ
スタ３２の入力端子にそれぞれ接続されている。

マルチプレクサ２３には、上記係数データＸの入力端子
の他に、テンポラリレジスタ３２からの出力データＴＰ
の入力端子、乗算器２２からの乗算データＰの入力端子
、およびこの乗算データを右方向（下位方向）に１２ビ
ツト論理シフ）（１１ヒツト算術シフト）シたデータＰ
Ｐの入力端子が設けられており、このマルチプレクサ２
３の出力が−Ａ　Ｌ　Ｕ　（論理演算ユニット）２１に
送られている。ＡＬＵ２１には、ビットシフト処理用の
シフトロジック２５が設けられている。このＡＬＵ２１
での演算処理に応じて変化するフラグの内容が、ステー
タスレジスタ２６に格納され、演算結果としての２４ビ
ツトのディジタルデータは、パンファゲート４３を介し
てデータバスＤＢに、また、マルチプレクサ３３を介し
てデータメモリ３０に、それぞれ送られている。このマ
ルチプレクサ３３の他方の入力端子には、テンポラリレ
ジスタ３２からの出力データＴＰが送られている。

次に、マイクロプログラムメモリ６は、ＤＳＰ１内の各
部回路での処理手順を指示するいわゆるマイクロプログ
ラムが格納されており、シーケンサ９１からのアドレス
信号により上記マイクロプログラムのマイクロ命令が順
次読み出される。このマイクロ命令４ｔ、たとえば３２
ビツトのワード長を有し、パイプラインレジスタ６２を
介して命令データバスＩＤＢに送られる。ここで、マイ
クロ命令の１ワード３２ビツトは、いくつかのフィール
ドに区分されており、たとえば直接（イミディエイト）
データが配置されるフィールド、データメモリ３０を制
御するフィールド、ＡＬＵ２１を制御するフィールド、
シーケンサ９１を制御するフィールド等が設けられてい
る。そして、マイクロ命令中のイミディエイトデータは
、パンファゲート４４を介してデータバスｌ）Ｈに送ら
れ、データメモリ３０の制御用データは、マルチブレク
サ３４を介してデータメモリ３０の下位アドレス入力ボ
ートに送られる。シーケンサ９１は、マイクロ命令中の
シーケンサ制御データおよびステータスレジスタ２６か
らのステータスデータ（フラグの状態等）によって、マ
イクロプログラムメモリ６中の次に読み出すべきアドレ
スが決定される。

出力制御ロジック９２は、前記ＭＣＵ２を制御するため
の回路部であり、マイクロ命令によって動作制御される
。この出力制御ロジック９２とシーケンサ９１とで第１
図のシーケンス制御部９を構成している。マイクロ命令
中には、この他、上記データメモリ３０の上位アドレス
を指示するデータポインタ３５をインクリメントするピ
ントや、上記係数ポインタ７２をインクリメントするピ
ント等が含まれている。

次に、ホストコンピュータシステム４からのデータは、
１ワード８ビ７トで構成され、これらの８ヒツトのデー
タＢｏＪ３．は、インターフェース回路５を介してマイ
クロプログラムメモリ６や係数メモリ７に書き込むこと
ができる。

ここで、マイクロプログラムメモリ６および係数メモリ
７をホストコンピュータシステム４側から見たときのメ
モリマツプを第３図に示す。この第３図からも明らかな
ように、ホストコンピュータ側からは、１ワード８ピン
ト（１バイト）で全４０９６ワード（２’リード）のメ
モリＭＲ，と見ることができ、１２ビツトのアドレスＡ
Ｏ〜Ａｎ　によりバイト単位でのアクセスが可能である
。このメモリＭＲを２等分して、一方の２０４８バイト
分、すなわち、１６進数表示でアドレス値が＄０００〜
＄７ＦＦを、上記プログラムメモリ６に対応する領域Ｍ
ＰＭとし、他方の２０４８バイト分（同アドレス値が＄
８００〜＄ＦＦＦ）を上記係数メモリ７に対応する領域
ＣＦＭとしている。また、係数メモリ領域ＣＦＭの２０
４８バイトは、さらに２等分して、一方の＄８００〜＄
ＢＦＦをページ０とし、他方の５ｃｏｏ〜５ＦＦＦをペ
ージ１としている。このように、ホストコンピュータ側
からのアクセス時には、１２ビツトのアドレスＡｏＮＡ
Ｈにより＄０００〜＄ＦＦＦの４０９６バイトをバイト
単位でアクセスし得るわけであるが、ＤＳＰ１内部にお
いては、プログラムメモリ領域ＭＰＭはシーケンサ９１
によりアクセスされて３２ビツトのマイクロ命令データ
Ｉｏ〜Ｉ３１が同時に読み出され、係数メモリ領域ＣＦ
Ｍは係数ポインタ７２によりアクセスされて１６ビノト
の係数データＫｏ　ｗ　Ｋｌｓが同時に読み出される。

この場合、シーケンサ９１からのアドレスとしてはＡ２
〜Ａ　Ｈｏの９ピントが用いられて、５１２ワード（１
ワード３２ピント）のアクセスが行なわれ、係数ポイン
タ７２からのアドレスとしては、１ベージ２５６ワード
のアクセス用にＡ２−Ａｓの８ヒントが用いられ、ペー
ジ切換用にＡＩＯが用いられる。

次に、ホストコンピュータシステム４からの８ピントの
信号は、２ビツトのモード切換信号ＦｔＳＯ，Ｒ８１に
より、４種類の互いに異なる内容の信号としてＤＳＰＩ
に送られる。すなわち、第４図は、このモード切換に対
応する８ビツトの信号の内容を示す図であり、モード切
換信号Ｒ８Ｏ。

Ｒ８１が「００」からｒｉｌｌまでの４つの切換状態に
対応して、データモードＭｅ、上位アドレスモードＭ＋
　、下位アドレスモードＭ２、およびコントロールモー
ドＭ３の４つのモートカ示すしている。この第４図から
も明らかなように、データモードＭｏのときには、ホス
トコンピュータシステム４からの８ビツトデータの各ヒ
ントＢｏ〜Ｂ７は、上記領域ＭＰＭやＣＦＭ等に実際に
書き込まれるデータＤｏ＝Ｄｙとなり、上位アドレスモ
ードＭ１のときには、ビットＢｏ　＝　Ｒ３がメモＩＪ
ＭＲをアクセスするための１２ビツトアドレスのうちの
上位４ビツトのアドレス八８〜Ａｌｌトなり、下位アド
レスモードＭ２のときには、ヒツトＢＯ〜Ｂ７が下位１
２ビツトのアドレスＡ　ｏ　−Ａ　７となる。また、コ
ントロールモードＭ３のトキには、上記８ビツトデータ
の各ビットＢｏ　−８７は、それぞれ制御信号として用
いられ、たとえばヒツトＢ７は上記係数メモリ領域ＣＦ
Ｍのページ切換制御信号として用いられる。

ここで、このようなメモリＭＦｔに対するホストコンピ
ュータシステム４からのデータ書き込み動作について、
第５図および第６図を参照しながら説明する。

まず第５図は、前記第１図や第２図に示すＤＳＰ１内の
、インターフェース回路５、プログラムメモリ６、係数
メモリ７の近傍の回路構成例を具体的に示すブロック回
路図である。この第５図のデータ入力ポート１５　Ｂ、
チップセレクト入力端子１５Ｃ１およびモード切換信号
入力端子１５Ｒ０゜１５Ｒ１には、上記ホストコンピュ
ータシステム４からの上記８ビツトデータＢｏ　％　Ｂ
７　、チップセレクト信号Ｃ８１および上記モード切換
信号Ｒ，ＳＯ，Ｒ，８１が、それぞれ供給される。また
、第５図のクロックパルス端子１９には、ＤＳＰＩ内％
の動作タイミングの同期をとるために、第６図に示すよ
うなりロンクパルスＣＰ、が供給されている。

いま、上記ホストコンピュータシステム４からのデータ
転送を行なうために、チップセレクト信号Ｃ８を第６図
に示すように一旦°Ｌ°（ローレベル）とし、時刻ｔ１
で°Ｈ’　（ハイレベル）に変化させると、この時刻１
１で第ルジスタ５１がデータ入力ポート１５Ｂからの８
ビットデータＢｏ−Ｂ７を取り込んで出力する。このチ
ップセレクト信号σ丁は、上記クロックパルスＣＰとは
無関係のタイミングで変化するが、時刻ｔ１以降の最初
のクロックパルスＣＰの前縁（立上り）の時刻ｔ２で、
フリツプフロップ５３のＱ出力が°Ｈ“から°Ｌ“に変
化する。このＱ出力は、クロックパルスＣＰの次の前縁
の時刻ｔ３まで°Ｌ１を持続し、モードデコーダ５２の
端子面に送られる。モードデコーダ５２は、端子１５Ｒ
ｏ　、　１５Ｒ１のモード切換信号Ｒ８ｏ　、　Ｒ，Ｓ
　ｉに応じて、上記時刻ｔ２から１３までの間だけ、各
モードＭＯ，Ｍｌ　、　Ｍ２　、　Ｍ３に対応する信号
ラインのうちの１本の信号ラインのみをアクティグとす
る。そして、データモート’Ｍｏのときには、８ビツト
のデータラッチ回路５５を動作させて上記Ｂｏ　ＮＢ７
をランチし、コントロールモートＭ３のときには、コン
トロールデークラッチ回路５Ｔを動作させて上記Ｂｏ　
＝　８７のうちの必要ナヒットをランチする。才た、ア
ドレスランチ回路５６は、３個の４ビツトラッチ回路を
用いて、ＡＯ〜Ａ３　、　Ａ４〜Ａ？　、　Ａｓ　〜Ａ
ｎにそれぞれ対応させており、上位アドレスモードＭ１
のときには、Ａｌｌ　〜Ａ４１に対応する１個の４ビツ
トラッチ回路で上記ＢＯ〜Ｂ３をランチし、下位アドレ
スモードＭ２のときには、Ａｏ〜Ａ３　　、　Ａ４〜Ａ
７に対応する２個の４ビツトラッチ回路により上記Ｂｏ
　＝　８３　　、８４〜Ｂ７　をそれぞれランチする。

これらのランチ動作のタイミングは、上記時刻ｔ３とな
る。

ところで、第３図とともに説明したメモリマ７ブからも
明らかなように、データランチ回路５５からの１バイト
分のデータＤｏ　−Ｄ７は、上記マイクロ命令データ中
の■０〜Ｉｔ　、　Ｉｓ〜ＩＩＳ。

Ｌ６Ａｖ１２３　、　　Ｉ２４〜Ｉ３１のいずれかのツ
マイト、あるいは上記係数データＫＯ〜に７　、Ｋｍ〜
に１５のいずれかのバイトに対応するものであり、この
対応関係は、上記アドレスの内（１）　Ａｏ　、　ＡＩ
　　、　ｋｌｌによって決定される。すなわち、アドレ
スＡｌｌによりマイクロ命令データか係数データかを決
定でき、マイクロ命令データの場合には、アドレスＡｏ
。

ＡＩにより３２ビツト（４バイト）中のいずれのハイド
かを決定でき、係数データの場合には、アドレスＡｏに
より１６ビツト（２バイト）中のいずれのバイトかを決
定できる。したがって、たとえば、アドレスラッチ回路
５６からのアドレスＡｏ　、　ＡＩ　。

Ａｌｌをアドレスデコーダ５８に送り、上記Ｉｏ〜ＩＴ
　　　、　　　Ｉｓ　　〜　Ｌｓ　　、　　　Ｉｌａ　
　％　　Ｌ３　　、　　　Ｉ２４　　ゞ　Ｉ３亀　　ラ
　ＫＯＫ？　　、　Ｋａ〜Ｋｓｓの場合にそれぞれ対応
する６個のデコード出力を得て、このデコード出力によ
りデータラッチ回路５５の出力に接続された６個の８ピ
ントバツフアゲートのうちのいずれか１個を導通状態（
能動状態）とすればよい。これらの６個の８ピクトバツ
フアゲートは、４個がマイクロ命令データのバイト選択
回路６５に、２個が係数データのバイト選択回路７５に
それぞれ設けられている。

マイクロプログラムメモリ６や係数データメモリ７は、
たとえばバイトを単位とするメモリ構造を有しており、
マイクロプログラムメモリ６は、５１２ハイドのメモリ
を４個並列接続して５１２ワー１’／３２ヒツトの記憶
容量を実現し、係数メモリ７は、１０２４バイトメモリ
を２個並列接続して２ペ一ジ分の５１２ワード’／１６
ビツトの記憶容量を実現している。そして、マイクロプ
ログラムメモリ６の４個の５１２バイトメモリには、上
記ハイド選択回路６５の４個の８ヒノトバンフアケート
からの出力がそれぞれ送られ、係数データメモリ７の２
個の１０２４バイトメモリには、上記ハイド選択回路７
５の２個の８ピントパンフアゲートからの出力がそれぞ
れ送られる。次に、アドレスランチ回路５６からの１２
ピントアドレス出力八〇〜Ａ１、のうち、９ピントのア
ドレス出力Ａ２〜ＡＩＯは、９ビツトのバクファゲート
６６を介してマイクロプログラムメモリ６のアドレスバ
スに送られ、１０ピントのアドレス出力Ａ＋〜Ａ１ｏは
、ｌＯピントのバクファゲート７６を介して係数メモリ
７の係数アドレスバスに送う゛レル。

これらのバンファゲー）６６．７６は、たとえば、上記
マイクロプログラムのりフレッシュ命令実行時に反転ス
イッチング動作するようなリフレッシュ信号ＲＩＥＩＦ
、Ｒ，８Ｈに応じて信号通過状態（能動状態）となり、
それ以外ではハイインピーダンス（あるいはフローティ
ング）状態となるような、いわゆるスリーステートバン
ファである。

また、アドレスデコーダ５Ｂも、たとえば上記リフレッ
シュ信号ＲＥＦＲ８Ｈに応じて動作状態となり、６つの
デコード出力のいずれか１つをアクティグとして、バイ
ト選択回路６５．７５の対応する１個の８ビツトバツフ
アゲートのみを信号通過状態とする。これらのバイト選
択回路６５，７５内の各パンファゲートも、いわゆるス
リーステートバクファである。

次に、シーケンサ９１からは、上記アドレスＡ２〜Ａ１
０に対応する９ビツトのプログラムメモリアドレスが出
力され、マイクロプログラムメモリ６の各ワードを順次
アクセスしてマイクロ命令を読み出す。第６図には、上
記マイクロプログラムメモリ６から順次読み出されたマ
イクロ命令ＭＰＩを示しており、上記ＤＳＰｌ内の各回
路部やＭＣＵ２等を制御するための一連の命令に、・・
・Ｎ−１゜Ｎ、Ｎ＋１．・・・の番号を付している。こ
こで、Ｎ番目の命令は、たとえば全３２ピント中のりフ
レッシュ指命用のヒツトがアクティグとなっているよう
なりフレッシュ命令を含んでおり、このリフレッシュ命
令によりリフレッシュ動作のために上記Ｎ番目の命令の
直後の命令がＤＳＰ１内部では無視されることを考慮し
て、上記一連の実質的な処理制御用のＮ番目の命令とＮ
＋１番目の命令との間に、ノーオペレーション命令（Ｎ
　ＯＰ　命令）を挿入している。

このような第６図において、クロックパルスＣＰに基づ
くクロックタイミングの時刻ｔｌｌで、上記マイクロプ
ログラムメモリ６からリフレッシュ命令を含む上記Ｎ番
目の命令が読み出され、これがパイプラインレジスタ６
２を介すことによってｌクロック分たけ遅れ、次のクロ
ックタイミングの時刻ｔ、□からう刻１．３までの間の
１クロック期間で当該Ｎ番目の命令が、実行される。こ
の時刻ｔ１２からｔ１３までの問答こおいては、マイク
ロプログラムメモリ６や係数メモリ７はＤＳＰｌの内部
動作に関連するシーケンサ９１や係数ポインタＴ２から
のアクセスが禁止されるとともに、アドレスラッチ回路
５６からのアドレスＡｏ　−Ａｌｌ　ＩＣヨリアクセス
された８ビツトのワードにテークランチ回路５５からの
８ビツトデータが書き込まれるようなメモリアクセスモ
ードとなる。また、この時刻ｔｔａ〜１１３間では、マ
イクロプログラムメモリ６から読み出された３２ビツト
データをバ′イブラインレジスタ６２にてラッチするこ
とを禁止するような状態となり、パイプラインレジスタ
イネーブル信号（ただしＥｎａｂｌｅ信号）がｌＨ′（
ハイレベル）となる。したがって、マイクロプログラム
メモリ６から読み出された命令ＭＰＩの内、上記ＮＯＰ
命令（リフレッシュ命令直後の命令）はパイプラインレ
ジスタ６２でランチされることが無く、パイプラインレ
ジスタ６２からの出力は上記Ｎ番目の命令が時刻ｔｕか
ら時刻ｔ１４まで持続されることになる。以上のように
、たとえば時刻’１２〜ｔ１３間でリフレッシュが実行
され、上記リフレン／ユ信号Ｒ，ＥＦＲ８）（がアクテ
ィヴとなることにより、バッファゲート６６．７６が信
号通過状態となってマイクロプログラムメモリ６、係数
メモリ７のいずれか１７−ドがアクセスされ、ハイド選
択回路６５．７５のいずれか１個のバッファゲートが信
号通過状態となって、上記メモリＭＲの４０９６バイト
のうちのいずれか１バイト分のデータの書き込みが行な
われる。

ところで、ＤＳＰＩ内部のマイクロプログラム実行に応
じて係数メモリ７をアクセスするための係数ポインタ７
２は、上記アドレスＡＩ　＝　Ａ９に対応する９ピント
のアドレス出力を係数アドレスバスに送って、係数メモ
リ７のいずれかのページの５１２ワードをアクセスする
・ものであり、ページｏ、ｉを指定するための上記アド
レスＡｌｏに対応する信号は、上記コントロールモード
Ｍ３の時の上記ホストコンピュータシステム４からの８
ビントテータ中のヒツトＢ７に応じて出力される。

すなわち、上記コントロールモード時には、８ビントテ
ータはコントロールデータラッチ回路５７によりランチ
され、ピントＢ７に応じて出力されるページ切換信号Ｐ
ＡＧＥは、Ｄ型フリノブフロンプ７７のデータ入力端子
りに供給される。このＤ型フリップフロップ１７のトリ
が入力端子Ｔには、上記マイクロプログラム中のりフレ
ソンユ命令実行時に反転スイッチング動作するようナリ
フレッシュ信号ＲＥＦＲ８Ｈが供給され、このリフレン
シュタイミングでデータ入力端子りのデータが取り込ま
れてＱ出力端子から出力される。このＱ出力は、バッフ
ァゲート７８を介し、上記アドレスＡＩＯとして上記係
数アドレスバスに送られる。

次に、本発明の要部となる乗算器２２における乗算動作
について説明する。

乗算器２２の係数入力端子Ｘには、前述したように語長
１２ビツトの係数データＸが供給され、被乗数入力端子
Ｙに供給される２４ビツトのディジタル信号データＹと
乗算されることにより、３６ビツトの乗算結果が得られ
るわけであるが、乗乗データＰとしては、この３６ビン
トのうちの上位側２４ビツトを取り出してマルチプレク
サ２３に送っている。ところで、係数データについて、
倍語長２４ヒツトの精度が要求される場合には、この係
数データの２４ピントを２等分して、上位−語長分の１
２ビツトのデータＸＩと下位−語長分の１２ピントのデ
ータＸＬとを、上記被乗数データＹと順次乗算し、これ
らの乗算結果を加算することにより、２４ビツト係数テ
ータに対する乗算結果を得ることができる。この場合、
上記下位１２ピントのデータＸＬと被乗数データＹとの
乗算結果Ｘ■、・Ｙの３６ビツト中の上位１２ビツトが
、上記乗算データＰの２４ピント中の下位１２ビツトと
対応するため、上記乗算結果ＸＬ−Ｙを下位側に一語長
（１２ビツト）分だけピントシフトし、上位１２ビツト
を上位側にさらに１２ビツト分だけ拡張して２４ピント
データとした第２の乗算データＰＰを用いることが必要
とされる。

これを第７図とともに説明する。この第７図において、
被乗数となる２４ビツトのディジタル信号データＹに対
して、上記倍語長２４ビ／トの係数データを乗算する場
合に、第１回目の乗算時には、２４ビツト係数データの
上位１２ヒツトに相当する係数データＸＨを乗算して全
３６ピントの乗算結果Ｙ−ＸＨを得て、この乗算結果の
上位２４ビツトを第１の乗算データＰとして乗算器２２
から取り出す。次ｌこ、第２回目の乗算時には、上記デ
ータＹに対して上記２４ビツトの係数データの下位１２
ビツトに相当する係数データＸ１４を乗算して得られる
３６ビツトの乗算結果を下位側に１２ビツトだけシフト
させて、第合図の仮想線に示す桁位置に乗算結果Ｙ−Ｘ
Ｌ　を配設し、この乗算結果の上位１２ビツトをサイン
拡張して２４ビツトの乗算データＰＰとして乗算器２２
から取り出す。このときのサイン拡張処理は、いわゆる
２の補数表示されたディジタルデータのサインヒツト（
最上位ビット）を、拡張すべきピント数たけ上位側に配
設するものである。

第　　１　表たとえば第１表において１．４ビット表示された２の補
数の２進数データに対して、最上位ピント（サインビッ
ト）の値「０」又は「ｌ」を、そのまま上位側にたとえ
ば４ビツト拡張することにより、同じ数値を表わす８ビ
ツトデータを得ることがでキル。したがって、ハードウ
ェア上では、たとえば、乗算器２２とマルチプレクサ２
３との間のデータ信号ラインを第８図のように結線する
ことにより、乗算器２２での乗算処理動作に変更を加え
ることなく上記第１の乗算データＰ１および第２の乗算
データＰＰを得ることができ、マルチプレクサ２３は、
上記第１回目の乗算時にデータＰを上記ＡＬＵ２１に送
り、上記第２回目の乗算時にデータＰＰをＡＬＵ２１に
送って、このＡＬＵ２１でデータＰとＰＰとを加算すれ
ばよい。この他、マルチプレクサのＰＰ入力端子には、
乗算結果の少なくとも上位１２ビット分を送るようにし
、ＡＬＵ２１によりビットシフトやサイン拡張処理を行
なわせてもよい。

以上の説明からも明らかなように、たとえば、ディジタ
ル信号データ語長が２４ビ７ト、係数データ語長が１２
ビツトの場合に、乗算器２２は２４ピント×１２ビツト
の回路規模で済み、係数精度が倍語長分の２４ビツト必
要なアルゴリズムに対しては、倍語長係数データを上位
１２ビツトと下位１２ビツトに分割して、それぞれディ
ジタル信号データと乗算し、２回目の乗算時の乗算結果
を下位側に上記１語長分の１２ビツト論理シフト（ある
いは１１ヒント算術シフト）シて第２の乗算データＰＰ
を得、これを１回目の乗算データＰと加算することによ
り、２４ビツト×２４ピントの乗算を行なえる。この場
合の実行サイクルは、はぼｌサイクル増加するだけであ
り、通常の倍精度演算に比べ非常に高速化が図れる。

なお、本発明は上記実施例のみに限定されるものではな
く、たとえば、ディジタル信号データや係数データの語
長は任意に予め設定すればよい。

また、データ書き込みやページ切換え動作のタイミング
は、リフレッシュサイクル内に設定する以外に、Ｎ０Ｐ
（ノーオペレーション）実行サイクル、一時停止命令（
ポー°ズ命令等）の実行サイクル等のように、実際のデ
ィジタル信号゛処理とはある程度無関係の命令実行サイ
クル内に設定しても良い。この他、本発明の要旨を逸脱
しない範囲で種々の変更が可能である。

【図面の簡単な説明】

図はすべて本発明に係る一実施例を説明するための図で
あり、第１図はＤＳＰ（ディジタル信号処理装置）を用
いた基本システム構成例を示すブロック図、第２図は該
ＤＳＰの内部構成を概略的に示すブロック図、第３図は
マイクロプログラムメモリおよび係数メモリのメモリマ
ツプを示す図、第４図はホストコンピュータシステムか
らのデータ転送時のモードと各データピントの内容を示
す図、第５図は上記ＤＳＰのインターフェース回路、マ
イクロプログラムメモリ、および係数メモリの近傍の具
体的回路構成例を示すブロック回路図、第６図は第５図
の回路の動作を説明するためのタイムチャート、第７図
は上記ＤＳＰ内の乗算器での乗算処理動作を説明するた
めの説明図、第８図は上記乗算器とマルチプレクサとの
間のデータ伝送ラインの結線構造の一例を示す回路図で
ある。１・・・・・・・・・ＤＳＰ（ディジタル信号処理装置
）２・・・・・・・・・ＭＣＵ（メモリ制御ユニント）
４・・・・・・・・・ホストコンピュータシステム５・
・・・・・・・・インターフェース回路６・・・・・・
・・・マイクロプログラムメモリ７・・・・・・・・・
係数メモリ２０・・・・・・演算処理部２１・・・・・・ＡＬＵ（論理演算ユニット）２２・・
・・・・乗算器２３・・・・・・マルチプレクサ２５・・・・・・シフトロジック特許出願人　ソニー株式会社代理人　弁理士　小　池　　　晃同　　　１）　村　　榮　　−

Claims

【特許請求の範囲】

マイクロブロクラムメモリから順次読み出されるマイク
ロ命令に応じてディジタル信号処理を実行し、少なくと
も、係数メモリからの係数データとディジタル信号デー
タとを乗算する乗算器を備えて成るディジタル信号処理
装置において、上記ディジタル信号データと倍語長係数
データとの乗算時に、上記乗算器は、上記倍語長係数デ
ータの上位−語長分とディジタル信号データとの乗算結
果である第１の乗算データを出力し、次に上記倍語長係
数テークの下位−語長分とディジタル信号データとの乗
算結果を上記−語長分だけピントシフトした第２の乗算
データを出力し、これらの第１、第２の乗算データを加
算することにより倍語長係数データの乗算を行なうこと
を特徴とするディジタル信号処理装置。