JPS59220879A

JPS59220879A - デイジタル信号処理装置

Info

Publication number: JPS59220879A
Application number: JP58095571A
Authority: JP
Inventors: Osamu Hamada; 修浜田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-05-30
Filing date: 1983-05-30
Publication date: 1984-12-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタルオーディオ信号やディジクルビデ
オ信号のように、ｌワードのビット数が比較的多く、単
位時間当りのワードレートが高いディジクル信号を実時
間（リアルタイム）処理するためのディジクル信号処理
装置に関し、特に、フィルタ等のような時間遅延要素を
含む機能を実現する際のンステム全体の信号処理速度低
下を防止し得るようなディジタル信号処理装置に関する
。

し背景技術とその問題点〕近年において、ディジクル変換された音響信号や映像信
号等のディジクル信号に対して、各種のディジクル信号
処理、たとえば、ディジクルフィルタ、Ｆ　Ｆ　Ｔ　（
高速フーリエ変換）、相関関数計算等の数値計算等を実
時間（リアルタイム）で行なうことが一般的となり、こ
のようなリアルタイム処理用のティンクル信号処理装置
（１）ｉｇｉｔａｌＳｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ
、以下ＤＳＰという。）がいくつか提案されている。こ
れらのＤＳＰの特徴は、比較的長語長のＡＬＵ（論理演
算ユニット）や乗算器等のハードウェアを有し、マイク
ロプログラム制御されることである。そして、マイクロ
プロセッサ等を用いたホストコンピユークンステムによ
り、ディジタル信号処理動作が管理され得るような構成
を持つものが多い。さらに、汎用性を高めるために、マ
イクロプログラムメモリや係数メモリにＲ，ＡＭ　（ラ
ンダムアクセスメモリ）を用い、これらのメモリのデー
タを」二記ホストコンビューク／ステムから転送し得る
ようにしたものも考えられている。

ところで、このような］）　Ｓ　Ｐを用いて例えば各種
ディジクルフィルタを構成する場合に、フィルタの一構
成要素となる遅延素子をＲ，ＡＭにより実現するのが一
般的であるが、１ザンブリングクロソク毎の遅延動作を
実現するためには、次のデークザンプリング周期の計算
を実行する前に、ＲＡＭ内の中間データ等の記憶内容を
順次シフトさせるデータ転送操作が必要とされる。

例えば、ｎ次Ｉｉ”ＩＲフィルタを実現するため（こは
、ｌザンブリングクロック分だけ遅延させる遅延素子が
ｎ個必要となり、上記ＲＡＭ内のｎ個のデータを順次例
えばそれぞれ次のアドレスに転送する１］ステツプのデ
ータ転送操作が必要となる。

また、例えは２次のＩＩＲフィルタを１１１段縦続接続
した機能を実現するためには、２１１１個の遅延素子に
対応して２１ｎステツプのデータ転送操作が必要となる
。従って、フィルタの次数あるいは段数が多い場合には
、■サンブリンク周期間でのデータ転送操作が増加し、
このデータ転送に要する時間のために、ＤＳＰシステム
全体の信号処理速度が制限を受け、速度低下の原因とな
っている。

〔発明の目的〕

本発明は、このような従来の実情に鑑みてなされたもの
てあり、フィルタ等のように内部に時間遅延要素を多数
個有する回路機能を実現する際に、上記多数個の時間遅
延要素を実質的なデータ転送を行なわすに実現すること
により、１ザンブリング周期内の処理ステップ数を低減
し、／ステム全体としての信号処理速度を高め得るよう
なディジクル信号処理装置の提供を目的とする。

し発明の概要〕すなわち、本発明に係るディジクル信号処理装置の特徴
は、ディジクル信号処理手順を指示するマイクロ命令が
格納されたマイクロプログラムメモリと、ディジクル信
号データに対しての演算実行時の中間データ等を格納す
るスクラソヂバソドメモリとしてのデータメモリと、こ
のデータメモリをアクセスするための論理アドレスを生
成する手段と、］ザンブリング周期毎にインクリメンｊ
・又はデクリメントされるインデックスポインタと、こ
のインテックスポインタからの出力値と上記論理ア１−
１／ス値との和を求める加算器とを備え、この加算器か
らの和のデータを上記データメモリの物理的なアト”レ
スとして用いることである。

〔実施例〕

第１図は、本発明の一実施例となるディンタル信号処理
装置ｉ　（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅ
ｓｓｏｒ、以下ｉ）　Ｓ　ｌ）という。）を用いた基本
システム構成例を示すフロック図である。この実施例に
おいて、たとえばＩ）　３　Ｉ）　ｉと、メモリ制１ａ
４１ｔ　＝　７　）　２　（Ｍｅ−ｍＯｔ’ｙＣｏｎｔ
ｒｏｌ　ＴＪｎｉｔ　１以下ＭＣＬＩという。）は、そ
れぞれ少なくとも一部がＬＳＩ化された電子部品として
用いられている。ディジクル信号メモリ３は、たとえは
ｌワード２４ビットのディジタル信号を１６　Ｋワード
（１６，３８４ワー１−゛）又は６４にワード（６５，
５３６ワード）程度記憶するものであり、Ｉ）−ＲＡ、
Ｍ（ダイナミック−ランダムアクセスメモリ）等が用い
られる。ホストコンピユークンステム４は、たとえはい
わゆるマイクロプロセッサ等を用いて構成されており、
上記１）　ＳＰｌおよびＭ　ＣｔＪ　２によるディジク
ル信号処理動作を管理する。また、本実施例においては
、ホスＩ・コンビュータンステム４から、Ｄ　Ｓ　Ｉ）
　１内のインターフェース回路５を介し、マイクロプロ
グラムメモリ６および係数メモリ７への書き込みが可能
となっている。

Ｍ　ＣＵ　２内部には、上記ディジクル信号メモリ３の
各ワー１−をアクセスするためのア１−ルス制御部８が
設けられている。このアドレス制御部８は、インクリメ
ンクやコンパレーク等を含み、ＤＳＰｌの７−ケンス制
御部９からの各種制御信号に応じて動作制御される。こ
の他、ＭＣ，Ｕ２内には、ポストコンピユークツステム
４との間で信号を送受するだめのインターフェース回路
１０や、スクラッチパッドメモリ１１等が設けられてい
る。

このような第１図に示すＤＳＰＩを用いたシステムにお
いて、信号処理の対象となるディジクル信号としては、
たとえばＰＣＭオーディオ信号やティジクルビデオ信号
等が考えられており、アナログ信号の１サンプリング値
をディンクル信号の１ワードに対応させる際に、たとえ
ば１４ビットあるいは１６ヒソト程度で量子化している
。ところて、この１ワード“１４ビットあるいは１６ビ
・ノド程度のディジタル信号に対して、係数を乗算した
場合にビット数が増大しオーバーフローすること等を考
慮して、Ｉ）　Ｓ　Ｐ　１を用いたシステムでは、たと
えばｌワーＩＪ２４ビットのディジクル信号を取り扱い
得るように構成している。

次に、第２図はｌ）　Ｓ　Ｐ　１内部のより具体的な回
路構成例を示すフロック回路図である。これらの第１図
および第２図において、ＤＳＰｉ内部には、２４ピツ（
・のテークバスＤＢが配設されている。

（カレジスク１２は、データ入力端子１６からのンリア
ルテークを２４ヒットパラレルデークに変換してデータ
バスＤＢに乗せ、出力レジスフ１３はデータバスＤＢか
らの２４ビソトパラレルテータをンリアルデータに変換
してデータ出力端子１７から出力するものてあり、この
データバスＬ）Ｂは、演算処理部２０、入力レジスフ１
２、出力レジスフ１３、およびディジタル信号入出力ポ
ート１４に接続されている。演算処理部２０内には、少
なくともＡＬＵ（論理演算ユニソｌ−）　２１および乗
算器２２が設けられており、これらのＡＬＵ２１、乗算
器２２に関連して、マルチプレクサ２３が設けられてい
る。また、上記演算処理部２０での処理動作の際の中間
データ等を一時的に格納するデータメモリ部３０には、
いイっゆるスクラッチバットメモリとしてのデータメモ
リ３１やテンポラリレジスタ３２が設けられている。デ
ータメモリ３１は、ｌワード２４ビツトでたとえば５１
２ワ一ド程度の記憶容量としている。次に、乗算器２２
での乗数となる係数データはたとえば１ワード１２ビッ
トであるが、この係数データを記憶格納する係数メモＩ
Ｊ　７は、たとえば１ワード１６ビツトで構成され、５
１２ワードを１ページとして２ペ一ジ分（１６ビツ１−
Ｘ１０２４ワード）を記憶可能としている。この係数メ
モリ７の各ワードは、係数ポインタ７２からのアドレス
信号によりアクセス可能である。この係数メモリ７の出
力端子は、乗算器２２やマルチプレクサ２３のそれぞれ
係数データＸを入力するための端子に接続され、この接
続点は、両方向バッフアゲ−１・４１を介し」二記２４
ビットのデータバスＤ　Ｂに接続されている。また、テ
ークバスｌ）Ｂは、両方向バッフアゲ−１・４２を介し
、乗算器２２の被乗数データＹを入力するための端子、
データメモリ３１の出力端子、およびテンポラリレジス
タ３°２の入力端子にそれぞれ接続されている。マルチ
プレクサ２３には、上記係数データＸの入力端子の他に
、テンポラリレジスタ３２からの出力テークＴ　Ｐの入
力端子、乗算器２２からの乗算データＰの入力端子、お
よびこの乗算データを右方向（下位方向）に１２ビット
論理ンフト（，１１ヒツト算術ンフト）したデータＰ　
Ｐの入力端子が設りられており、このマルチプレクサ２
３の出力がＡＬＵ（論理演算ユニソ＋−）　２１に送ら
れている。Ａ　Ｌ　［、Ｊ　２１には、ビット／フト処
理用のンフトロジック２５が設けられている。このＡ　
Ｌ　Ｕ　２１ての演算処理（こ応じて変化するフラグの
内容が、ステータスレシスク２６に格納され、演算結果
としての２４ヒントのディジクルデータは、バッフアゲ
−Ｉ・４３を介してテークバスＤＢに、また、テークメ
モリ３１に、それぞれ送られている。

次に、マイクロ命令メモリ６は、ｌ）　Ｓ　Ｐ　Ｉ内の
各部回路での処理手順を指示するいイつゆるマイクロプ
ログラムが格納されており、シーケンサ９１からのアド
レス信号により」二記マイクロプロクラムのマイクロ命
令が順次読み出される。このマイクロ命令は、たとえば
３２ビットのワード長を有し、パイプラインレジスタ６
２を介して命令テークバスＩＤＢに送られる。ここで、
マイクロ命令の１ワード３２ビツトは、いくつかのフィ
ールドに区分されており、たとえば直接（イミデイエイ
ト）データが配置されるフィールド、データメモリ３１
を制御するフィールド、ＡＬＵ２１を制御するフィール
ド、シーケンサ９１を制御するフィールド等が設けられ
ている。そして、マイクロ命令中のイミディエイトデー
タはバッファゲート４４を介してデータバスＤＢに送ら
れる。シーケンサ９１は、マイクロ命令中のシーケンサ
制御データおよびステータスレジスタ２６からのステー
タステータ（フラグの状態等）によって、マイクロ命令
メモリ６中の次に読み出すべきアドレスが決定される。

出力制御ロジック９２は、前記ＭＣＵ２を制御するため
の回路部であり、マイクロ命令によって動作制御される
。この出力制御ロジック９２とシーケンサ９１とで第１
図のシーケンサ制御部９を構成している。マイクロ命令
中には、この他、上記係数ポインタ７２をインクリメン
１−するビット等が含まれている。

次に、データメモリ３１は、例えば第３図に示すように
、下位４ビツトアドレスにより指定される１６ワードを
１ペ一ジ分として、上位５ピッｌ−アドレスにより３２
ページのいずれかを指定可能に構成され、全体として５
１２ワードの中間データ、すなわち論理演算ユニソＩ・
２１よりの２４ビツトテータを記憶可能となっている。

そして、デー　　。

タメモリ３１の上位５ピッ１−アドレスはデータポイン
タ３３により、また下位４ピッ１−アドレスはインデッ
クスポインタ３４及び上記マイクロ命令中のデータメモ
リ制御用論理アドレスにより、それぞれ決定される。デ
ータポインタ３３は、上記マイクロ命令により、５ビツ
トアドレス値がロードされたり、インクリメン１〜（あ
るいはデクリメント）され、このデータポインタ３３か
らの出力アドレスデータは、オアゲート３５を介して、
データメモリ３１の上位５ビツトアドレス入力端子に供
給される。インデックスポインタ３４は、上記マイクロ
命令により、４ビツトアドレス値がロードされたり、イ
ンクリメント（あるいはデクリメント）される。このイ
ンデックスポインタ３４からの４ビツトアドレスデータ
は、アンドゲート３６を介し、４ビツト加算器３７に供
給され、この加算器３７において、命令データバスＩＤ
Ｅの上記マイクロ命令の例えばデータメモリ制御用フィ
ールド内に配される４ビツト論理アドレスと加算され、
この加算結果としての４ビツトデータが物理的な下位４
ビツトアドレスとして、データメモリ３１の下位４ビツ
トアドレス入力端子に供給される。すなわち、データメ
モリ３１の下位４ピッ１−アドレスにおいて、上記イン
デックスポインタ３４からの４ビツトデータは、上記４
ビット論理アト゛レスに対するいわゆるオフセット分と
みなすことができる。

ここで、データメモリ３１の全５１２ワードの物理アド
レス値ＡＤは、０〜５１１のいずれかの値となり、上記
データポインタ３３からの５ビットアドレス値をＩ）Ｐ
（Ｑ≦ＤＰ≦３１）、インデックスポインタ３４からの
４ビツトアドレス値をＩＸ（０≦ＩＸ≦１５）、上記４
ビット論理アドレス値をｎ（Ｑ≦ｎ≦１５）とするとき
、ＡＤ＝ＤＰＸ１６＋（ＩＸ＋ｎ）　　・・・・・・・
・・・・・・・・■となる。ただし、０式の（ＩＸ＋＋
１　）は４ビツト加算により得られる１６を法とする数
値であり、ＩＸ＋ｎが１６を超える場合には、Ｉ　Ｘ　
＋　１１−１６の値となる。

これを第３図とともに説明すると、図中の枠外の数値が
データメモリ３１固有の物理的なアドレスを示し、縦方
向に上記ページに相当する上記上位５ピッドアｌ−レス
値を、横方向に上記下位４ビットアドレス値をそれぞれ
示している。いま、データポインタ３３からのアドレス
値ＤＰが例えばｌの場合には、上位５ピッ１−アドレス
値が１のべ一ノ内の１６ワードが指定可能な状態となっ
ている。そして、インデックスポインタ３４からのアド
レス値ＩＸと上記４ビツト論理アドレス値１〕との和（
４ビツトデイジクル加算による法を１６とする和）が、
データメモリ３１の下位４ビツトの物理アドレス値とな
る。第３図においては、ｌＸ−２の例を示しており、こ
のとき論理アドレス値０〜１５によって指定される各ワ
ードをそれぞれＷＯ〜Ｗ１５にて示している。才だ、Ｉ
Ｘの値が例えばインクリメントされて３となれは、下位
４ビツトの論理アドレスと物理アドレスとの対応関係が
１ワ一ド分ずれ、例えは論理アドレス値０のワードＷＯ
は、物理アドレス値３の位置となる。

この位置には、元の（ＩＸ＝２のときの）論理アドレス
値ｌで指定されていたワードＷ１の内容が存在するから
、論理アドレス側から見れば、上記ＩＸ値のインクリメ
ント操作によりワードＷ１の内容がワー１”ＷＯにシフ
トされたことになる。他のワード′についても同様であ
る。

従って、テークメモリ３１内の各ワード間て物理的なデ
ータ転送を行なうことなく、論理アト゛レス側から見た
ときにはワード間のデータ転送操作（特にシフト操作）
が行なえるため、ディジタルフィルタの構成要素となる
遅延素子の実現が極めて容易に行なえる。

この他、ＩＸ値をデクリメン１へすることにより論理ア
ドレス値の例えばワーＩパＷＯのデータをワ１一ド＋にシフ１−することや、ＩＸ値に対して２以上の
値を加算あるいは減算することにより２ワ一ド以上のシ
フトを行なうこと等が容易に実現できる。また、第３図
の例では、ＩＸ値をインクリメントすること等により１
６ワードを同時にシフトできるが、さらに、２ペ一ジ以
上を使用することによりシフトするワード数を増やすこ
ともでき、この場合にはページ間での最低限度のデータ
転送を行なうことで実現できる。例えば、ＩＸ値のデク
リメン１へ操作により２ページ３２ワードについてそれ
ぞれｌツー１分のシフトを行なイっせる場合には、上記
デクリメント操作前における１ページ目のワードＷ１５
の内容を２ページ目のアドレス１５のワードＷ３１に転
送するが、あるいはデクリメント操作後のワードＷＱの
内容をＷ１６に転送すればよい。

また、第２図の回路構成において、オアゲート３５及び
アントゲ−１・３６は、端子３８からのバッファイネー
ブル信号ＥＮＢＦに応じて制御され、このイネ−フル信
号ＥＮＢＦが”Ｈ“（ハイレヘル）のときには、オアゲ
ート３５の５ビット出力の全ビットが′ｌ°となってデ
ータメモリ３１の所定のペーノ（例えば第３２ページ目
）を指定するとと　　・もＯこ、アント゛ゲート３６の
４ビツト出力の全ヒラ１〜が“０“となって、いわゆる
オフセットゼロの状態となり、上記４ビツト論理アドレ
スがそのままデータメモリ３１の下位４ビツト物理アド
レスとなる。

これは、データメモリ３１をワーキングレジスフあるい
はバッファとして使用したい場合に便利であり、インデ
ックスポインタ３４の内容にかかわらず、上記論理アド
レスにより上記所定ページの１６ワードを直接アクセス
するモー１−が実現できる。

さらに、インテックスポインタ３４とデータポインタ３
３とに、内部バス等を介して計９ヒツトの値をロードす
るようにして、データメモリ３１内の５１２ワードのす
べてをランダムアクセスすることが可能であり、また、
データポインタ３３とインデックスポインタ３４とを結
合した９ヒツトのレジスタをインクリメントする機能を
設けて、データメモリ３１内の５１２ワードをシーケン
ンャルアクセスすることも可能である。

次に、このような構成を有するｌ）　Ｓ　Ｉ）により、
例えは２次のＩ　Ｉ　ｎ、フィルタ（の１段分）の回路
機能を実現するための動作について説明する。

先ず第４図は、２次ＩＩ］％フィルタＦＩＪの１段分の
基本的構成例を示すフロック図であり、一般に例えばこ
のようなフィルタＦＬが多段Ｏこ縦続接続されて、必要
な特性のティソクルフィルク回路が構成される。この第
４図の２次１１１（、フィルタＰ　Ｌは、２個の遅延素
子］）ｌ、Ｄ２と、５個の係数乗算器ＫＯ〜に４と、４
個の加算器Ａ１〜Ａ４とにより構成されており、各係数
乗算器Ｋ　Ｑ〜１（４の係数をそれぞれｋＯ〜１り４と
する。この回路を上記Ｄ　Ｓ　ｌ）　１を用いて実現す
る場合には、遅延素子Ｄ２からの出力データ、遅延素子
ＤＩからの出力データ、及び遅延素子Ｄ１への入カデー
タの各中間テークを、それぞれデータメモリ３１内の所
定アドレスのワードに格納することが必要さなる。

これらのワードの上記論理アドレスをそれぞれＭＯ，Ｍ
ｌ、Ｍ２とする。また、次段以降の１．１　Ｒフィルタ
の上記各中間データを格納するワードの論理アト゛レス
を順次Ｍ３　、Ｍ４　、Ｍ５　、・・・とする。

このようなＩＩＲフィルタをＤＳＰを用いて実現する場
合に、従来においては、ｌ→ノーンプリング周期内に、
アドレスＭ１のデータをアドレスＭＯに、アドレスＭ２
のデータをアドレスＭｌに、・・・と全段にわたってデ
ータ転送しなければならす、マイクロプログラムのステ
ップ数が増大し、処理時間もその分増加していた。

これに対し、本実施例のＤＳＰによれば、次の第１表に
示すような簡単なプログラムにより上記ＩＩＲフィルタ
を実現でき、処理時間も少なくてすむ。

、／１．／′ ／／／′ ／第１表８１０１　　ＭＰＹ　ｉ（＋、ＭＯＸ８１０２　　　　ＭＰＹ　　Ｋ＋、ＭＩＸ８１０３　　
ＭＥ）Ｙ　Ｋ＋、ＭＯＸ　ＡＤ’Ｄ　Ｐ、Ａ、Ａ３１０
４　　ＴＦＲＦ、Ｍ２Ｘ　　ＡＩ）Ｄ　Ｐ、Ａ、Ａ３１
０５　　　　ＭＰＹ　　Ｋ＋、ＭＩＸ８１０６　　　　
ＭＰＹ　　Ｋ＋、Ｍ２Ｘ　　　ＭＯＶ　　Ｐ、Ａ３１０
７　　　　　　ＡＤＤ　ｌ）、Ａ、、Ａこの第１表は、
２次ｉＩＲフィルタｌｉ”　ｌ、の１段分に対応してお
り、左欄の５１００〜ＳＩ　Ｑ８等はマイクロプログラ
ムの各ステップを示し、例えばマイクロ命令読み出しク
ロックに応じて上記マイクロ命令メモリ６から１ステツ
プずつ順次読み出されるものである。そして、このマイ
クロプログラムの１ステツプ間には、複数の処理が並列
的に、あるいは上記１クロック周期をさらζこ分割して
時分割的に、実行されるようになっており、例　。

えばステップ５１０３においては、ニモニックＭＰＹで
示される乗算処理と、ニモニックＡＤＤで示される加算
処理とが実行される。また、ステップ５１００のニモニ
ックＩＮＸは、インデックスボインク３４をインクリメ
ントする操作を示し、ステップ５１０４のニモニックＴ
　Ｆ　Ｒやステップ８１０６のニモニックＭＱＶは、デ
ータ転送操作を示す。そして、ステップ５１０１の命令
Ｊ’ＭＰＹＫ＋、ＭＯＸＪは、係数ポインタ７２により
指定される係数メモリ７のアドレスのデータと、インデ
ックスモードで論理アドレスＭＯのデータメモリ３１の
データとを乗算する操作を示し、オペランド部のに十の
「＋１は、上記操作の実行後（あるいは実行前）に係数
ポインタ７２をインクリメントすることを、またオペラ
ンド部のＭＯＸのｒＸＪは、データメモリ３１のアドレ
シングモードがインデックスモードであることを、それ
ぞれ示している。ステップ５１０３の命令ｒＡＤＤ　　
１）、Ａ。

Ａ」は、２ステツプ前のステップ８１０１の乗算結果Ｐ
とアキュームレータＡの内容とを加算し、再びアキュー
ムレータＡに格納することを示している。このように、
−のステップにて乗算処理がなされた場合の乗算結果は
、２ステツプ後に得られる。ステップ５１０４の命令［
ＴＦＲＦ１Ｍ２ＸＪは、上記論理演算ユニット２１から
の出力をデータメモリ３１の論理アドレスＭ２のワード
に格納することを示している。また、ステップ８１０６
の命令「’ＭＯＶ　　Ｐ、ＡＪ　　は、２ステツプ前の
乗算結果ＰをアキュームレータＡに転送することを示し
ている。このようにして、ステップ８１０１のｒ−ＭＰ
Ｙ　Ｋ＋、ＭＱＸＪから、ステップ５１０８の［ＡＤＤ
）　　Ｐ、Ａ、ＡＪまでの操作により、上記２次ＩＩＩ
ＬフィルタＦＬの１段分の回路機能がソフトウェア的に
実現される。

さら（こ、多段の２次ＩＩＲ，フィルクを実現する場合
には、上記ステップ５１０１から５１０８まてのプログ
ラムの論理アドレスを変更して各段のｌ１ｉ（、フィル
タを構成することができる。この場合、ステップ８１０
７，８１０８に次段のｉＩＲ。

フィルタを構成するためのＭＰＹ命令をそれぞれ配する
ことができ、１段分のＩＩＲフィルタは実質的に６ステ
ツプで実現できることになる。

ところで、上記ステップ８１００のＩＮＸ命令はｌサン
プリング周期毎にｌ゛回実行され、このＩＮＸ操作に応
じて、データメモリ３１の各ワードの物理アドレスと論
理アドレスとの対応関係は、例えば第５図へから第５図
Ｂのように変化する。

これら第５図Ａ、Ｂにおいて、物理アドレスをＰＯ，Ｐ
Ｉ、・・・とし、論理アドレスをＭ（１、Ｍｌ　。

・・・とじており、上記インデックスポインタ３４から
のいわゆるオフセット分のアドレスＩＸが第５図Ａの状
態からインクリメントされることにより、第５図Ｂの状
態に変化する。

このようにして、■サンプリング周期内において、全段
のＩＩＲフィルクについてのデータ処理を行ない、ｌサ
ンプリング周期毎に上記ｉＮＸ命令を実行することによ
り、データメモリ３１の各ワード間のデータ転送（シフ
ト操作）を現実に行うことなく、結果としてデータ転送
を行なったのと等価な処理が可能となる。

これに対して、従来のＤ　Ｓ　’Ｐを用いる場合には、
２次ｌ１１（フィルタの１段分を実現するためのマイク
ロプロクラムは、例えば第２表のようになる。

第２表８２０１　　ＭＰＹ　Ｋ＋、ＭＱＸＳ２０２　　　ＩＶＩＰＹ　　Ｋ＋、ＭＩＸ８２０３　
　　ＭＰＹ　　Ｋ＋、ＭＯＸ　　　ＡＤＤ　　Ｐ、Ａ、
Ａ３２０４　　ＴＦＲＦ、Ｍ２Ｘ　　Ａｌ）Ｄ　Ｐ、Ａ
、Ａ３２０５　　ＭＰＹ　Ｋ＋、ＭＩＸ８２０６　　ＭＰＹ　Ｋ＋、Ｍ２Ｘ　　ＭＯＶ　Ｐ、Ａ
Ｓ２０７　　ＭＶＭ　Ｍｌ、ＭＯＡＤＤ　Ｐ、Ａ’、Ａ
この第２表のステップ８２０１−８２０６は、上記第１
表の各ステップ８１０１−８１０６と同様であるが、ス
テップ８２０７．８２０８では加算命令Ａ　Ｄ　Ｉ）の
他にデータ転送命令ＭＶＭがそれぞれ必要となり、２次
ＩｉＲフィルタ１段当りのステップ数は８ステツプとな
って２ステツプ増加してしまう。しかも、この第２表の
プログラム（こおいては、データメモリのアドレスＭｌ
からＭＯへのデータ転送を１ステツプ内の１命令ＭＶＭ
で行なえるとした例を示しているが、これはｌステップ
間（ｌクロック周期間）がデータ読み出しサイクルとデ
ータ書き込みサイクルとに分割されているような特殊な
例であり、通常のＤＳＰの場合には、１回のメモリ間デ
ータ転送に少なくとも２スデツブ゛扱し、２次１１１（
・フィルタ１段当りては４ステツプも増加することにな
る。すなわち、１１段の２次ｔｔｒｔフィルクの場合に
は、マイクロプロクラム上では２１１〜４ｎステップも
のステップ。

数洩加が生じ、このステップ数増加分だけクロック数が
増加するため、結果として処理速度が低下してしまう。

したがって、このような従来例に比べて、本発明の実施
例のＤＳＰによりフィルタを実現する場あることは明ら
かである。

以上は、２次Ｉ　ｉ、　Ｒフィルタの多段結合回路機能
をソフトウェア的に実現する場合の一例であるが、高次
１”　Ｉ　Ｒフィルタの場合にも同様な効果が得られる
。

すなわち第６図は、１５個の遅延素子及び１５個の係数
乗算器を用いた１５次Ｆ　Ｉ　Ｒフィルタの構成例を示
し、このようなフィルタ回路機能を実現するための本発
明実施例のＤＳＰＩのマイクロプログラムは、例えば次
の第３表のようになる。

第３表５３００　ｌＮＸ８３０１　　　ＭＰＹ　　Ｋ＋、ＭＯＸ８３０２　　　
ＭＰＹ　　Ｋ＋、ＭＩＸ８３（１３ＭＰＹ　Ｋ＋、Ｍ２
Ｘ　　　Ａｌ）ｌ）　　Ｐ、Ａ、Ａ３３０ｄ　　　ＭＰ
ＹＫ＋、Ｍ３Ｘ　　　　Ａｌ）Ｄ　　Ｐ、Ａ、Ａ３３０
５　　ＭＰＹ　Ｋ＋、Ｍ４Ｘ　　　ＡＤＤ　　Ｐ、Ａ、
Ａ３３０６　　へ１１）Ｘ　　Ｋ＋、Ｍ５Ｘ　　　　Ａ
ＤＤ　　’Ｐ、Ａ、Ａ３３０７　　Ｍｌ）ＹＫ＋、Ｍ６
Ｘ　　　ＡＤＩ）　　Ｐ、Ａ、ＡＳ３０８　　ＭＰＹ　
Ｋ＋、ＩＶＩ７Ｘ　　　ＡＤＤ　　Ｐ、Ａ、ＡＳ３Ｑ９
　　ＭＰＹ　Ｋ＋、ＭｇＸ　　　Ａｌ）Ｄ　　Ｐ、Ａ、
Ａ３３１０　　ＭＰＹＫ＋、Ｍ９Ｘ　　　ＡＤＩ）　　
Ｐ、Ａ、Ａ３３１１　　ＭＰＹＫ＋、ＭＩＯＸ　　ＡＴ
）Ｄ　　Ｐ、Ａ、Ａ３３１２　　　　　ＭＰＹＫ＋、　
　ヘ４１１Ｘ　　　　　ＡＤＤ　　　　Ｐ、Ａ、Ａ３３
１３　　　ＭＰＹ　　Ｋ＋、Ｍ１２Ｘ　　　ＡＤＤ　　
Ｐ、Ａ、Ａ３３１４　　ＭＰＹ　Ｋ＋、Ｍ１３Ｘ　　Ａ
Ｉ）Ｄ　　Ｐ、Ａ、ＡＳ３１５　　ＭＰＹＫ＋、Ｍ、１
４Ｘ　　ＡＤＤ　　Ｐ、Ａ、Ａ３３１６　　（ｑ″ＦＩ
ｃ　ＭＯＸ、Ｔ）　　　ＡＩ＞Ｄ　ｐ、Ａ、ｈ　ｏＮｃ
Ｄｒ８３１７　　（ＴＦＲＴ、Ｍ１５Ｘ）　　ＡＤＤ　
　Ｐ、Ａ、Ａこの第３表において、各命令のニモニック
等の意味は前述した第１表の場合と同様であり、ステッ
プ５３００の［ＩＮＸＪにより、インデックスポインタ
３４の値ＩＸがインクリメントされ、例えは第７図Ａか
ら第７図Ｂのように論理アドレスＭＯ〜Ｍ１５と物理ア
ドレスＰＯ〜Ｐ１６（ただし上記１ページ内の４ヒツト
アドレスであるから、１）　１６　＝Ｐ　Ｏ）との対応
関係が変化する。このインクリメイン操作は、■サンプ
リング周期ζこ１回行なえばよい。なお、第６図の入力
端子ＩＮから論理アドレスＭ１５のメモリワードへのデ
ータ取り込みは、上記Ｊ−ＩＮＸＪ操作のステップ８３
００より以前のステップにて、例えば［ＴＲＩ”　　Ｉ
Ｎ。

Ｍ１５ＸＪの命令を実行ずれはよく、このＭｌ５に書き
込まれたデータは、上記「ＩＮＸＪＮＸ後の）ステップ
５３０１以降では論理アドレスＭ１４により指定される
。

ところで、１６次以上のＦ　Ｉ　Ｒフィルタを構成した
い場合には、ステップ５３１６や８３１７の　　”括弧
０内の命令を追加し、ステップ５３０１以降と同様なプ
ロクラムをステップ８３１７に続ければよい。すなわち
、ステップ８３１６のしＴ　Ｉ”　１七ＭＯＸ　、　Ｔ
Ｊ命令ζこより、現在データポインタ３３が指示してい
るページの論理アドレスＭＯで指定されるワードの内容
が、例えばテンポラリレジスフＩＩＩに転送され、同ス
テップ８３１６の１ｉＮＣ１）Ｐ」命令ζこよりデータ
ポインタ３３のアドレス値がインクリメントされて次の
ページが指定される。そして、次のステップ８３１７の
命令Ｉ　Ｔ　Ｆ　１（１”　、　Ｍ　１５　ＸＪにより
、上記次ページの論理アドレスＭ、１５て指定されるワ
ードζこ上記テンポラリレジスフ１゛の内容が転送され
る。

以」二のような高次］”　Ｊ　Ｒ，フィルタ、例えは１
５次のＦ　Ｉ　Ｒフィルタを、上記インデックスポイン
タを持たない従来０月）ＳＰにより実現する場合には、
１ザンブリング周期毎のマイクロブ元グラム処理として
、第４表ＭＶＭＭ１５ＭＯＭＶＭ　Ｍ２．Ｍｌへ、ｉＶＭ　　　　゛　へ４１５．Ｍｌ４の１５ステツ
プが増加してしまう。

このような従来例との比較からも明らかなよう（こ、本
発明の実施例によれば、少ないスデソプ数のマイクロプ
ログラムにて、すなわち少ないクロソクザイクル数によ
る短かい時間で、多数の遅延要素をソフトウェア的に実
現できるため、データ処〕」速度が飛躍的に向上し、高
検能のテインクルイ言号処理装置を提供できる。

なお、本発明は上記実施例のみに限定されるものではな
く、例えはＤＳＰｌを集積回路化する際（こ、マイクロ
命令メモリ６、係数メモリ７、乗算器２２、テークメモ
リ３１等を除いた部分を１チツプＩｃとして構成し、上
記メモリ６．７．３１や乗算器２２等を外利けするよう
にしてもよい。

また、データメモリ３１のワード数、内部構成は任意に
設定できる。

〔発明の効果〕

本発明に係るディジタル信号処理装置によれば、インデ
ックスポインタのインクリメント操作等により、データ
メモリ内の谷ワード内容を実際に／フＩ・させることな
く、論理アドレス側から見てンフト操作が行なわれたと
等価な次態が実現できるため、フィルタ等の多数の遅延
要素を内部に有する回路機能の実現が少ないマイクロプ
ログラムのステップ数で可能となり、相対的にディジク
ル信号処理速度の向上が達成できる。

【図面の簡単な説明】

図はすべて本発明の一実施例を説明するための図であり
、第１図はＤＳＰ（ディジタル信号処理装置）を用いた
基本システム構成例を示すブロック図、第２図は第１図
のＤＳＰの内部構成例を示すブロック図、第３図はデー
タメモリの内部構成例を示すメモリマツプ図、第４図は
２次ｉＩＲフィルタの一例を示すブロック図、第５図Ａ
、Ｂはインデックスポインタのインクリメント操作によ
る物理アドレスと論理アドレスとの対応関係の変化を説
明するための図、第６図は１５次１”　ｉ　ｌ（フィル
タの一例を示すブロック図、第７図Ａ’、Ｂはインデッ
クスポインタのインクリメン］・操作を説明するための
図である。１・・・・・・・・・・・・ＤＳＰ（ディジタル信号処
理装置）２・・・・・・・・・・・・ＭＣＵ（メモリ制
御ユ２ソ１゛）６・・・・・・・・・・・・マイクロ命
令メモリ７・・・・・・・・・・・・係数メモリ２１・
・・・・・・・・Ａ　Ｌ　Ｕ　（論理演算ユニ・ント）
２２・・・・・・・・・乗算器３１・・・・・・・・・データメモリ３２・・・・・・・・・テンポラリレジスフ３３・・・
・・・・・・データポインタ３４・・・・・・・・・イ
ンデックスポインタ３５・・・・・・・・・オアゲー１
〜３６・・・・・・・・・アンドゲート３７・・・・・・・・・加算器第７図（Ａ）第７　図（Ｂ）

Claims

【特許請求の範囲】ディジタル信号処理手順を指示するマイクロ合軸令が格速されたマイクロプログラムメモリと、ディジタ
ル信号データに対しての演算実行時の中間データ等を格
納するスクラッチパット゛メモリとしてのデータメモリ
と、このデータメモリをアクセスするための論理アドレ
スを生成する手段と、■サンプリンク同期毎Ｏこインク
リメント又はチクリメントされるインデックスポインタ
と、このインデックスポインタからの出力値と上記論理
アドレス値との和を求める加算器とを備え、この加算器
からの和のデータを」二記デークメモリの物理的なアド
レスとして用いることを特徴とするティンクル信号処理
装置。