JPH026089B2

JPH026089B2 -

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Publication number: JPH026089B2
Application number: JP62024590A
Authority: JP
Inventors: Yoshimune Hagiwara; Shizuo Sugyama; Shigemichi Maeda; Osamu Yumoto; Takashi Akazawa; Masahito Kobayashi; Yasuhiro Kita; Juzo Kida
Original assignee: Hitachi Denshi KK; Hitachi Ltd
Current assignee: Hitachi Denshi KK; Hitachi Ltd
Priority date: 1987-02-06
Filing date: 1987-02-06
Publication date: 1990-02-07
Also published as: JPS6312025A

Description

【発明の詳細な説明】本発明は、加減算装置に関し、例えばデイジタ
ル信号処理プロセツサに組み込み、音声、画像等
のデータを実時間で処理しうる高速、高精度の積
和演算機能を実現するのに有用である。

音声の合成または分析装置、あるいは通信分野
におけるモデム（変復調器）、デイジタル・フイ
ルタ、コーデツク（CODEC）、エコーキヤンセ
ラー等の装置では、デイジタル化された信号を実
時間で処理できる信号処理プロセツサの応用が検
討されている。

この信号処理プロセツサは、プログラム・メモ
リとデータを高速度で処理するための専用の乗算
器および加減算器を内蔵するLSIとして提供さ
れ、プログラムを変えることにより各種の用途に
適合させる。

上記信号処理プロセツサを例えば音声信号のフ
イルタ処理に用いた場合、積和演算によつて内部
の演算データは16〜28ビツトの比較的大きな振幅
となる。このため、乗算器や加減算器の構造を固
定小数点データ演算型とすると、演算データのビ
ツト数の増加に伴ないハードウエア規摸が指数関
数的に大きくなり、LSI化が困難となる。この問
題は、プロセツサの構成を浮動小数点データ演算
型とすることによつて解決できる。しかしなが
ら、乗算器と加減算器とをデータバスで接続し、
それぞれが独立して浮動小数点演算を行なうよう
構成された従来の汎用コンピユータのデータ処理
方式をそのまま採用すると、信号処理プロセツサ
の基本動作である積和演算に時間がかかり、信号
の実時間処理が困難となる。

本発明の目的は、LSI化に適し、加減算される
データが浮動小数点であるか、固定小数であるか
を意識することなく使用でき、デイジタル信号を
実時間で高速に処理できる新規な構成の信号処理
プロセツサ等に有用な加減算装置を提供すること
にある。

以下、本発明の実施例を図面を参照して説明す
る。

第１図は本発明が適用されたデイジタル信号プ
ロセツサの全体構成図であり、１はプログラムを
格納するためのメモリ、２は上記プログラムメモ
リ１の読出しアドレスを指示するプログラムカウ
ンタ、３は上記プログラムメモリ１に接続された
命令レジスタ４は命令レジスタ３に読出された命
令語からプロセツサを動作させるための各種の制
御信号Ｓを発生させる制御回路である。この実施
例では、メモリ１に格納される命令語は例えば22
ビツトからなり、それぞれオペレーシヨンコード
とデータ、アドレスまたはアドレス制御情報を含
んでいる。プロセツサカウンタ２と命令レジスタ
は16ビツトのデータバス（Ｄバス）２０に接続さ
れている。

５，６はデータを格納するためのメモリ、７は
汎用レジスタを示す。メモリ５，６は一方をラン
ダムアクセス・メモリ（RAM）、他方を読出し
専用メモリ（ROM）とすることができる。ま
た、それぞれのメモリは複数個の小容量のROM
あるいはRAMの複合体であつてもよい。上記メ
モリは16ビツトのデータを記憶し、各データは選
択回路８を介して16ビツトのＸバス２１あるいは
Ｙバス２２に読出される。９，１０はそれぞれ上
記データメモリ５，７の下位アドレスを指定する
レジスタ、１１，１２は上記メモリの上位アドレ
スを指定するアドレスである。尚、アドレス１１
はＸバス２１に読出すべきデータの上位アドレス
を、またレジスタ１２はＹバス２２に読出すべき
データの上位アドレスまたは汎用レジスタ７のア
ドレスを与えており、これらのレジスタには命令
レジスタ３からデータバス２３を介してアドレス
情報が与えられる。

１４はＸバス２１とＹバスから与えられる２つ
のデータの積を算出し、結果をＰバス２４に出力
する浮動小数点演算型の乗算器であり、この乗算
器は、後述するように２つの入力データＸ，Ｙを
保持するためのレジスタを含み、演算されない２
つのデータＸ，ＹをそのままＸバス２５、Ｙバス
２６に出力する。

１５は浮動小数点演算型の加減算器であり、上
記乗算器１４の出力データＸ，Ｙ，Ｐおよびデー
タバス２０，２７のデータＤ，Ａを入力として演
算を行ない、その結果を累算器１６に出力する。
１７は上記累算器１６にラツチされた浮動小数点
データを20ビツトのデータバス（Ａバス）２７に
出力すると共に、上記データを16ビツトのデータ
に変換してＤバス２０に出力するスイツチ回路、
１８は上記乗算器１４および加減算器１５に接続
され、これらの演算結果に関する状態コードレス
レジスタである。

３０はデータバス２０上の16ビツトのデータを
外部端子D₀〜D₁₅に並列的に出力するための出力
レジスタ、３１は上記外部端子からの16ビツトデ
ータをデータバス２０に並列的に取り込むための
入力レジスタである。また３２は端子SIENの入
力パルスが“１”の期間中に、端子SICKの入力
クロツクに同期して端子SIからのシリアル入力デ
ータを取り込むための16ビツトのシフトレジス
タ、３３は端子SOENの入力パルスが“１”の期
間中に、端子SOCKの入力クロツクに同期して端
子SOにデータを直列的に出力するための16ビツ
トのシフトレジスタを示す。これら２つのシフト
レジスタはそれぞれデータバス２０と16ビツト並
列接続されている。

３５はプロセツサの動作状態を制御するレジス
タ、３６はリピート命令によりプロセツサに或る
命令を繰り返して実行させる場合、その繰り返し
回数がセツトされるカウンタ、３７はプロセツサ
の内部状態を示すステータス・レジスタを示す。
レジスタ３５，３７の内容はそれぞれデータバス
２０、端子D₀〜D₁₅を介して外部から書込み、読
出しが可能である。

４０はプロセツサ動作への割込みと入出力動作
とを制御するための制御回路であり、例えば端子
SIEN、SOENの入力信号立上りでシフトレジス
タ３２，３３を動作可能とし、それぞれの信号の
立下りでプロセツサに割り込みをかけ、また、端
子IEへの入出力信号の立下りでレジスタ３０，
３１を起動し、その立下りでプログラムに割り込
みをかけるように動作する。４１は外部の制御装
置（例えばマイクロコンピユータ）から信号に応
じてプロセツサ動作を制御するフアンクシヨン制
御回路であり、例えば端子TXAKからDMA転送
モードの受認信号、端子Ｒ／Ｗから並列入出力デ
ータの転送方向を示す信号、端子CSからこのプ
ロセツサを外部装置が選択したことを示す信号、
端子TESTからテスト動作モードの指定信号、
RSTからリセツト信号、端子F_0-3から外部装置
による動作制御信号をそれぞれ受け取り、端子
TxRQから並列データ転送要求信号を出力する。
端子BitI／Ｏはデータを１ビツトずつ入出力する
ための双方向入出力端子を示す。４２はクロツク
パルス発回路であり、端子OSCを介して外部回
路より基本となるクロツクを受け取り、これに基
づきプロセツサ動作に必要な各種の内部クロツク
を発生し、また、端子SYNCにプロセツサの内部
動作と外部システムの同期用のクロツクを出力す
る。

次に第２図、第３図、第４図により乗算器１４
と加減算器１５について更に説明する。

乗算器１４には、第２図に示す如くＸバス２
１、Ｙバス２２の16ビツトのデータが入力され
る。これらのデータはメモリ５，６、汎用レジス
タ７あるいはデータバス２０から与えられる。第
３図Ａに示すように、これらのデータは下位４ビ
ツトが指数部、上位12ビツトが仮数部であり、斜
線を施して示したそれぞれの部分の最上位ビツ
ト、すなわち2³，2¹⁵の位置にあるビツトがサイ
ンビツトとなつている。また、小数点は2¹⁵と2¹⁴
との間にある。第２図に示す如く、Ｘバス２１と
Ｙバス２２から与えられた指数部データと仮数部
データは、それぞれレジスタ５１，５２，５３お
よび５４に保持され、レジスタ５１，５２の指数
部データは加算回路５５によつて加算され４ビツ
トの出力レジスタ５６を介してＰバス２４に出力
される。一方、レジスタ５３，５４の仮数部デー
タは、通常の固定小数点演算の場合と同様の回路
構成をもつ乗算回路５７に入力され、乗算結果は
上位16ビツトが出力レジスタ５８を介してＹバス
２４に出力される。つまり、乗算器１４の演算出
力は、第３図Ｂに示す如く、下位４ビツトの指数
部と上位16ビツトの仮数部とからなる20ビツトの
データとなつて加減算器１５に入力される。尚、
レジスタ５２，５４の出力はＸバス２５に、また
レジスタ５１，５３の出力はＹバス２６に送出さ
れ、それぞれ16ビツトのデータとして加減算器１
５に与えられる。

第４図Ａ，Ｂに本発明の実施例である加減算器
１５の構成を示す。第４図Ａに示すように、加減
算器にはバス２０，２４〜２７を介して、データ
Ｄ，Ｐ，Ｘ，Ｙ，Ａが入力される。これらのう
ち、データＰ，Ｙ，Ｄは選択回路６０に入力さ
れ、制御信号S₁で指定された１つのデータが選択
される。また、データＡ，Ｘは選択回路６１に入
力され制御信号S₂で指定された１つのデータが選
択される。ここで入力データＤ，Ｘ，Ｙはそれぞ
れ第３図Ａに示した16ビツトデータである。後で
述べるように、これらの16ビツトデータが指定さ
れたとき、選択回路６０，６１はこれらのデータ
を第３図Ｂに示した20ビツトデータに変換して出
力する構成となつている。このビツト変換は、入
力データＤ，Ｘ，Ｙが固定小数点データが浮動小
数点データかによつて異なり、変換動作は制御信
号S₃によつて指定される。これによつて浮動小数
点演算型の加減算器で固定小数点表示の入力デー
タも処理できるようになつている。尚、制御信号
S₁，S₂，S₃……Snはプログラム中の命令語に対
応して制御回路４から出力される。

選択回路６０からの出力データをβ（指数部β_E、
仮数部β_M）、選択回路６１からの出力をデータを
α（指数部α_E、仮数部α_M）とすると、指数部デー
タα_Eは選択回路６２を介して比較回路６３に入力
され、指数部データβ_Eと大小比較される。また、
これらの指数部データα_E，β_Eはそれぞれ引算回路
６４と選択回路６５にも入力される。仮数部デー
タα_Mはネゲート回路６６を介して選択回路６７，
６８に入力され、仮数部データβ_Mは直接選択回
路６７，６８に入力される。ネゲート回路６６
は、この実施例の場合、データαとβとの引算を
加算器構成のALU７５により実現するために設
けられたものであり、加算演算の場合にはデータ
α_Mはネゲート回路を素通りする。上記選択回路
６５，６７，６８は、それぞれ比較回路６３の出
力信号に応じて２つの入力のうちの一方を選択す
る。選択回路６５の出力はラツチ回路７１に、選
択回路６７の出力はシフト回路６９を介してラツ
チ回路７２に、また選択回路６８の出力はラツチ
回路７３にそれぞれタイミング信号Ｃでラツチさ
れる。引算回路６４も上記比較回路６３の出力に
よつて制御され、比較結果に応じて入力α_E，β_Eの
大きい方から小さい方を引算するよう動作する。
シフト回路６９は、選択回路７０を介して得られ
る上記引算回路６４の出力に応じたビツト数だ
け、入力データを右方向にシフト動作する。この
シフト回路６９の動作は、選択回路７０に入力さ
れるもう一つのデータＥによつても制御でき、シ
フトビツト数の選択は制御信号S₇によつて行なわ
れる。

ラツチ回路７２，７３の出力e_A，e_Bは、第４図
Ｂに示すように、制御信号S_Bで動作する固定小数
点演算型の加算器（ALU）75に入力され、加算
結果U_Mは左方向シフト回路７６に与えられる。
一方、ラツチ回路７１の出力γは定数加算回路７
７と、引算回路７８の一方の入力端子に入力され
る。７９は加算器７５の出力U_Mを判定する零検
出回路であり、補数表示で与えられる加算器の出
力U_Mが正数の場合、U_Mの最上位にあるサインビ
ツトに続いた“０”ビツトの連続個数をカウント
する。U_Mが負数の場合には、上記サインビツト
に続く“１”ビツトの連続個数をカウントする。
上記零検出回路７９の出力θ₁は、データの正規化
およびオーバフロー対策のため設けられた出力補
正回路８０を介してシフト回路７６に与えられ、
このシフト回路によるデータのシフトビツト数を
決定する。また上記零検出回路７９の出力θ₁は引
算回路７８の他方の入力端子にも入力され、この
引算回路の出力U_Eは出力補正回路８０を介して
累算器１６の指数部１６Ｘに入力される。上記累
算器１６の仮数部１６Ｍには、出力補正回路８０
において補正された上記シフト回路７６からの出
力データL_M′が入力される。

出力補正回路８０は、加算器７５から出力され
るオーバーフロー検出信号OVFと引算回路７８
から出力されるアンダフロー検出信号UNFとに
応じて零検出回路７９の出力θ₁と定数加算回路７
７の出力θ₂とのいずれかを選択する選択回路８１
と、プログラムによる制御信号S₉に応じて上記選
択回路８１の出力とプログラムで与えられたデー
タＦとのいずれかをシフト回路７６にシフトビツ
ト数指示信号θとして与える選択回路８２と、オ
ーバーフロー信号OVFが“１”のとき引算回路
出力U_Eに１を加算し、この加算結果L_Eにもオー
バーフローを生じたとき信号EOVFを出力するイ
ンクリメント回路８３と、上記インクリメント回
路８３と累算器１６の指数部１６Ｘとの間に挿入
された指数部補正回路８５と、シフト回路７６と
上記累算器１６の仮数部１６Ｍとの間に挿入され
た仮数部補正回路８７と、上記２つの補正回路８
５，８７の動作を信号UNFおよびEOVFに応じ
て制御する制御回路８９からなつている。

以上の構成からなる加減算器１５は次のように
動作する。

第４図Ａに示した２つの入力選択回路６１，６
０のそれぞれの出力α、βは浮動小数点表示のデ
ータであり、その値は次式で表わされる。

α＝α_M・2〓^E β＝β_M・2〓^E …(1) 今、α_E＞β_Eの関係にある２つのデータα、βの
加算演算を行なう場合を仮定すると、加算結果Ｚ
は、Ｚ＝α_M・2〓^E＋β_M・2〓^E ＝〔a_M＋β・2^-(〓^E-〓^E)〕・2〓^E (2) で与えられる。

比較回路６３はα_Eとβ_Eの大小を比較し、選択回
路６５には大きい方の指数部データをα_Eを選択さ
せ、選択回路６７には、小さい方の指数部β_Eと対
応する仮数部データβ_Mを選択させ、選択回路６
８には大きい方の指数部α_Eと対応する仮数部デー
タα_Eを選択させ、引算回路６４には大きい方の指
数α_Eから小さい方の指数β_Eを引くよう制御信号を
与える。加算演算の実行中は、選択回路７０は引
算回路６４からの出力（α_E−β_E）を選択してお
り、シフト回路９６は選択回路６７の出力β_Mを
（α_E−β_E）ビツトだけ右方向（下位ビツト方向）
にシフトするよう動作する。この結果、ラツチ回
路７１，７２，７３の各出力は、γ＝α_E、e_A＝
β_M・2^-(〓^E-〓^E)、e_B＝α_Eとなり、e_A＋e_Bの演算を行
なつた加算器７５の出力U_Mは第(2)式の仮数部を
表わす。従つて、この段階での演算値Ｚは次式で
示される。

Ｚ＝U_M・2〓 …(3) 零検出回路７９と左方向シフト回路７６は、加
算器出力U_Mをその絶対値が最大となるよう正規
化するためのものである。第５図Ａに示す如く、
零検出回路７９によつてデータU_Mのサインビツ
トに続く（小数点以下の）連続する“０”の個数
θ₁を検出し、シフト回路７６でデータU_Mをθ₁ビ
ツトだけ左側（最上位ビツト側）にシフトすれ
ば、絶対値が最大の仮数部データL_Mが得られる。
U_Mが負数の場合には、第５図Ｂの如く、連続す
る“１”の個数だけシフトすればよい。この場合
指数部データγについては、引算回路７８によつ
て（γ−θ₁）の演算を行ない、その出力U_Eを正
規化された指数値とする。データU_Mにオーバー
フローが生じていなければ、インクリメント回路
８３の出力L_Eは正規化された上記指数値U_Eに等
しくなり、正規化の処理は次式で表わすことがで
きる。

Ｚ＝〔U_M・2〓¹〕・2⁽〓^-〓¹⁾＝L_M・2^LE …(4) 指数部のγの大きさを４ビツトとすると、２の
補数表示によつてγが表わし得る値は〔＋７γ
−８〕の範囲に制限される。従つて上記仮数部
データの正規化の際、零検出回路の検出値θ₁だけ
完全にデータをU_Mを左方向にシフトしようとす
ると、指数部側の（γ−θ₁）の値が−８よりも小
さくなり、引算回路にアンダーフローを生ずる場
合がある。このとき、（γ−θ₁）の演算を行なう
引算回路７８からは、データのアンダーフローを
示す信号（ボロー信号）UNFが発生される。第
４図Ｂの回路では、上記信号UNFが発生したと
き、選択回路８１が入力θ₁に代えて定数加算回路
７７の出力θ₂を選択し、上記定数加算回路７７が
指数部のデータγに定数「８」を加えた値をデー
タθ₂として出力するようにしてある。このように
すれば、例えばγの値が「−５」のときθ₂の値は
「３」となるから、仮数部データU_Mのシフトビツ
ト数は３ビツトに制限され、指数部の正規化後の
値が最小値「−８」に留まる。信号UNFが生じ
たとき指数部を「−８」にする操作は、後で第９
図で説明する指数部補正回路８５によつて行なわ
れる。

加算器７５の演算結果U_Mに、第６図Ａ，Ｂに
示す如くオーバーフローを生じた場合、キヤリー
出力にデータの真の符号が現われ、サインビツト
の位置に数値の最上位のビツトが現われている。
従つてこの場合には、オーバーフロー検出信号
OVFによつて、選択回路８１と零検出回路７９
の動作を停止させ、シフト回路７６に１ビツト右
シフト動作をさせ、インクリメント回路８３に
U_E（＝γ）＋１の動作をさせ、データＺを次式の
ように操作すればよい。

Ｚ＝〔U_M・2^-1〕・2⁽〓⁺¹⁾ …(5) 上記の操作を行なうシフト回路７６の１例を第
７図に示す。この回路は、シフトビツト数指示デ
ータθの各ビツトθ₃〜θ₀に対応した８ビツトのシ
フタ７６１、４ビツトのシフタ７６２、２ビツト
のシフタ７６３および１ビツトのシフタ７６４か
らなり、各シフタのそれぞれの信号ラインのスイ
ツチSW₃〜SW₀は、対応する制御ビツトθ₃〜θ₀が
“１”のとき下位ビツト側の接点に接続される。
また、１ビツトシフタ７６４の各スイツチSW₀
は、オーバーフロー検出信号OVFが“１”のと
き上位ビツト側の接点に接続され、サインビツト
の出力線L₁₉がキヤリー信号入力端子７６５と接
続されて、上述したデータの１ビツト右シフト動
作を実現する。

第４図の回路で、加算器７５のオーバーフロー
検出信号OVFが“１”となつたとき、インクリ
メント回路８３による（γ＋１）の演算結果にも
オーバーフローが生ずる場合がある。この場合に
は、演算結果Ｚ（＝α＋β）にオーバーフローを
生じたことを意味し、このまま積和演算を続行す
れば、累算器１６に得られる出力データの絶対値
は第８図Ａの如く変化し、全く無意味な値とな
る。

制御回路８９と補正回路８５，８７は、演算結
果Ｚに上記オーバーフローが生じたとき、第８図
Ｂに示すように出力データの絶対値を正あるいは
負の最大値に固定するよう動作する回路であり、
その具体的な構成例を第９図に示す。

第９図において、指数部補正回路８５は、入力
ビツトL₀〜L₃に対応した２入力ORゲート８６０
〜８６３からなり、各ビツト信号はこれらのゲー
トを介して累算器１６Ｘ側に出力される。指数部
データのサインビツトL₃が入力される。ANDゲ
ート８５３の他方の入力端子には、インクリメン
ト回路８３から出力されるオーバーフロー検出信
号EOVFの反転信号が入力され、ORゲート８６
３の他方の入力端子には引算回路７８からのアン
ダーフロー検出信号UNFが入力されている。ま
た、データビツトL₀〜L₂の入力されるANDゲー
ト８５０〜８５２のそれぞれの他方の入力端子に
は信号UNFの反転信号が入力され、ORゲート８
６０〜８６２の他方の入力端子には信号EOVFが
入力されている。信号EOVFとUNFとは同時に
“１”にはなり得ないため、指数部補正回路８５
の出力は、信号EOVFが“１”のとき〔0111〕＝
＋７となつて指数部を最大値にする。また、信号
UNFが“１”のときは〔1000〕＝−８とり、前述
のθ＝θ₂のときの指数部を満足する。

一方、仮数部補正回路８７は、サインビツト
L₁₉をそのまま出力し、データビツトL₄〜L₁₈をそ
れぞれ２入力ORゲート８７１〜８７Ｎ、２入力
ANDゲート８８１〜８８Ｎを介して出力するる
ようになつている。各ORゲートの他方の入力に
は制御回路８９のANDゲート８９１の出力が与
えられ、各ANDゲートの他方の入力端子には制
御回路８９のNANDゲート８９２の出力が与え
られている。信号EOVFが“１”とき、仮数部デ
ータが正の値、すなわちサインビツトL₁₉が“０”
ならばANDゲート８９１とNANDゲート８９２
の出力が共に“１”となり補正回路８７の出力は
正の最大値〔0111……11〕となる。また、サイン
ビツトL₁₉が“１”ならば、NANDゲート８９２
の出力が“０”となるため、補正回路８７の出力
は負の最大値〔1000……00〕となる。信号EOVF
が“０”のとき、これらの補正回路８５，８７は
入力データL_E，L_MをそのままデータL_E′，L_M′と
して出力する。これらの出力データL_E′，L_M′は
累算器１６、スイツチ回路１７を介してＡバス２
７に出力され、加減算器１５の選択回路６１に帰
還される。

以上の動作説明から、本発明の適用されたデイ
ジタル信号処理プロセツサでは、乗算器１４と加
減算器１５がそれぞれ浮動小数点演算できること
が判る。ここで、Ｘバス２１またはＹバス２２か
ら乗算器１４へのデータ入力および乗算器１４ま
たはＡバス２７から加減算器（ALU）１５への
データ入力は、入力データのビツト数と受取り側
回路のデータビツト数が一致しているため、第１
０図Ａ，Ｂに示す如く、データ間でのビツト位置
の変更はない。しかしながら、Ｘバス２５、Ｙバ
ス２６、Ｄバス２０からの16ビツトデータを加減
算器１５に取り込む場合には、仮数部データのビ
ツト数が合わないため、加減算器の入力選択回路
６０，６１において第１０図Ｃに示す如く、仮数
部入力データＭの下位に４ビツトに“０”を追加
する操作を必要とする。また、累算器（ACC）
１６に得られた20ビツトの加減算器出力を16ビツ
トのＤバス２０に出力する際には、スイツチ回路
１７において第１０図Ｄに示す如く、仮数部Ｍの
下位４ビツトのデータを捨て、指数部４ビツト、
仮数部12ビツトのデータに変換する操作を必要と
する。

本発明の適用されたデイジタル信号処理プロセ
ツサでは上述したデータの変換動作を行なう入力
回路６０，６１および出力スイツチ回路１７を更
に工夫し、プログラムの指定によりプロセツサが
固定小数点演算も実行できるようにしている。

固定小数点データＸ，Ｙの乗算は乗算器１４内
の仮数部データ乗算回路５７において行なわれ
る。この場合は第１１図Ａに示す如く、16ビツト
の入力データＸ，Ｙのうち仮数部入力レジスタ５
３，５４に入る上位12ビツトが有効データとして
扱われる。一方、固定小数点データの加減算の際
には、プログラムでの指定により加減算器１５内
のシフト回路６９，７６のシフト動作を停止さ
せ、この状態で得られた仮数部の演算結果を利用
する。シフト回路６９の動作停止は、固定小数点
データの演算命令が第４図Ａのデータ線Ｅに数値
「０」のデータを与え、選択回路７０が上記デー
タ線Ｅからの出力を選択するようにゲート信号S₇
を発生するようにすればよい。シフト回路７６の
動作停止は、第４図Ｂのデータ線Ｆに数値「０」
のデータ与え、選択回路８２が上記データ線Ｆか
らの入力を選択するよう制御信号S₉を発生するよ
うにすればよい。

上記固定小数点データの加減算において、乗算
器１４またはＡバスから加減算器１５へのデータ
入力は、第１１図Ｂに示す如く、仮数部の16ビツ
トのデータを浮動小数点演算の場合と同様に送り
込めばよい。Ｘバス、Ｙバス、Ｄバスからのデー
タ入力は、第１１図Ｃの如く、全ビツトを仮数部
に入れ、累算器（ACC）に得られた仮数部デー
タは、第１１図Ｄに示す如く、全ビツトをＤバス
２０に出力させる。

第１２図は上述したビツト変換機能を備えた加
減算器の入力選択回路６０の具体例を示す。この
回路図で、P₀〜P₁₉、Y₀〜Y₁₅、D₀〜D₁₅はそれぞ
れＰバス２４、Ｙバス２６、Ｄバス２０からの入
力データの各ビツトを示し、これらのうち、オペ
レーシヨンＰの指数部P₀〜P₃はスイツチ６０１
に入力され、スイツチ６０１の４つの出力端子は
スイツチ６０３の端子C₀〜C₃に接続される。デ
ータＹ、Ｄの各ビツトとデータＰの仮数部のビツ
トP₄〜P₁₉はスイツチ６０２に入力され、スイツ
チ６０２の上位12ビツトの出力端子はデータβの
上位ビツトの出力線β₈〜β₁₉に接続され、下位４
ビツトの出力端子はスイツチ６０３の端子C₄〜
C₇およびスイツチ６０１の他方の入力端子に接
続されている。スイツチ６０３はデータβの下位
ビツトの出力線β₀〜β₈に接続される８個の出力端
子と、状態“０”を与える４個の端子６０４を備
えている。６０５はプログラムの命令語に応じて
制御回路４から与えられる制御信号S₁，S₃に基づ
いて、スイツチ６０１，６０２，６０３の駆動信
号６０Ａ，６０Ｂ，６０Ｃを発生する論理回路で
ある。

制御信号S₁で選択すべきデータが指示される
と、信号６０Ａ，６０Ｂによつてスイツチ６０
１，６０２が動作し、データＰ，Ｙ，Ｄのいずれ
かが、選択される。このとき、制御信号S₃が浮動
小数点演算を指示していれば、スイツチ６０３
は、出力線β₀〜β₃を端子C₀〜C₃に、出力線β₄〜β₇
を端子C₄〜C₇（入力データＰが選択されている場
合）または端子６０４（入力データＹまたはＤが
選択されている場合）に接続するよう動作する。
もし制御信号S₂が固定小数点演算を指示していれ
ば、入力データに関係なく出力線β₀〜β₃が端子６
０４に、β₄〜β₇が端子C₄〜C₇に接続される。

第１３図はもう１つの入力選択回路６１の具体
的な回路構成を示す。この回路は、入力がＡバス
とＸバスの２種類となつている点を除いて第１２
図と同様であり、説明は省略する。

第１４図は、累算器１６に接続されるスイツチ
回路１７の具体的な回路構成を示す。この回路に
おいて、累算器からの20ビツトの出力G₀〜G₁₉は
スイツチ１７１の入力端子に入力される。スイツ
チ１７１は、データバス２０の各信号線D₀〜D₁₅
と接続された16個の出力端子を有し、入力端子と
出力端子との接続は論理回路１７２の出力信号１
７Ａ，１７Ｂで制御される。プログラムの命令に
よる制御信号S₃が浮動小数点演算を示す場合、ス
イツチ１７１は信号１７Ｂに制御されて出力側の
下位４ビツトの信号線D₀〜D₃を入力信号線G₀〜
G₃と接続し、固定小数点演算の場合にはD₀〜D₃
をG₄〜G₇に接続する。信号１７Ａはデータバス
２０への上位ビツトデータの出力を制御する。

本発明に適用された信号処理プロセツサよれ
ば、上述した固定小数点データあるいは浮動小数
点データの演算を行なえるだけでなく、浮動小数
点形式で得られた演算結果をプログラムの命令に
よる固定小数点形式のデータに変換したり、その
逆に固定小数点形式で与えられたデータを浮動小
数点形式のデータに変換して演算を行なうことも
できる。この機能は、信号処理プロセツサがデー
タバス２０と入出力インタフエース３０〜３３を
介して外部装置とデータをやりとりする際に極め
て好都合である。何如なら、信号処理プロセツサ
と接続される外部装置の多くは固定小数点表示形
式でデータを扱つており、もし上記信号処理プロ
セツサの浮動小数点演算結果がそのまま出力され
るとすれば、プロセツサの外部にデータ形式を変
換するための特殊な装置を必要とすることになる
からである。

浮動小数点表示から固定小数点表示への変換
（以下、FLFXと言う）は次のようにして行なわ
れる。

先ず、累算器１６に得られる浮動小数点表示の
データをＡ＝α_M・2〓^E としたとき、指数部がα_E＜β_Eの関係を満足し、仮
数部がβ_M＝０の値をもつデータy₁＝β_M・2〓^Eをデ
ータメモリ５あるいは６の特定のアドレスに格納
しておく。このアドレスはFLFXの命令語のアド
レス部と対応させておく。また、この命令語を実
行したとき、選択回路８が上記メモリから読出さ
れたデータy₁をＹバス２２に出力し、選択回路６
０が上記Ｙバスからの入力を選択し、選択回路６
１がＡバス２７からの入力を選択し、選択回路８
２が入力データＦ（＝「０」）を選択し、出力スイ
ツチ１７が入力信号G₄〜G₁₉をデータバス２０に
接続動作するよう、各種制御信号を発生させる。

このようにしておくと、FLEXの命令を実行し
た時２つの浮動小数点データＡとy₁との間で演算
が行なわれる、累算器１６には、Ｚ＝Ａ＋y₁ ＝〔０＋α_M・2^-(〓^E-〓^E)〕・2〓^E …(6) の演算結果が得られる。このデータは2〓^Eを指数
部の基準値として正規化してあり、データバス２
０に出力される仮数部のデータα_M・2^-(〓^E-〓^E)を固
定小数点データとして取り扱うことができる。

通常、内部演算結果Ａに対してβ_Eの最適値を正
確に知ることはできないので、β_Eの値は若干大き
めに選んでおく方がよい。しかし、β_Eの値をあま
り大きくすると、固定小数データの精度が低くな
ることに注意する必要がある。上記FLFXの実行
の際、予めメモリに格納された変換用データy₁の
指数部β_Eよりも演算結果Ｚの指数部α_Eの方が大き
くなつた場合は、式(6)のの仮数部オーバーフロー
を生ずる。この場合、前述した出力補正回路８０
の動作によつて、固定小数点データの絶対値を正
あるいは負の最大値に固定させることができる。

一方、外部から与えられた固定小数点表示のデ
ータを内部で浮動小数点表示のデータに変換する
動作は次のようにして行なえる。先ず、入力レジ
スタ３１に入力された固定小数点データを累算器
１６に転送する命令を実行する。この命令ではデ
ータバス２０を介して選択回路６０に与えられた
16ビツトの固定小数点表示データＤを、上記選択
回路６０の動作により仮数部β_Mにビツト位置変
換し、選択回路６７、シフト回路６９、ラツチ回
路７２、加算器７５、シフト回路７６、補正回路
８７を介して累算器１６の仮数部１６Ｍに入力さ
せる。この場合、シフト回路６９，７６、加算器
７５はそれぞれ入力データを素通りさせるよう制
御される。

次に固定小数点表示から浮動小数点表示に変換
（以下、FXFLと言う）する命令を実行する。こ
の命令実行時には、選択回路６１はＡバス２７か
ら与えられる累算器出力、すなわち上記した固定
小数点データＡを出力α_M，α_Eとして選択する。
また、選択回路６０は、FXFL命令のアドレスで
指定されてメモリ５あるいは６からｙバス２６に
読出される変換用データy₂を出力β_M，β_Eとして選
択する。この変換用データy₂は、例えば仮数部β_M
が零であり指数部β_Eが値〔＋７〜−８〕の範囲か
ら選定されて或る基準値を持つている。他の命令
実行時と異なり、FXFL命令実行時には選択回路
６２が入力β_Eを選択するよう制御選択S₄を発生さ
せ、比較回路６３の２つの入力を共にβ_Eとする。
この場合仮数部の選択回路６７は入力α_Mを、選
択回路６８は入力β_Mをそれぞれ選択するように
し、指数部の選択回路６５には入力β_Eを選択させ
る。また、制御信号S₇により選択回路７０に入力
データＥ＝「０」を選択させ、右方向のシフト回
路６９のデータシフト動作を抑える。

上記制御動作により、ラツチ回路７１，７２，
７３の出力はγ＝β_E、e_A＝α_M、e_B＝０となる。デ
ータe_Aとe_Bは加算器７５に入力されその加算結果
U_M（＝α_M）は零検出回路７９と左方向のシフト回
路７６の動作のもとに小数点位置がθ₁ビツト移動
し、結果としてＺ＝〔α_M・2〓¹・2⁽〓^E-〓¹⁾ …(7) で表わされる。データが累算器１６に得られる。
この式は、固定小数点表示のデータＡ＝α_Mが指
数β_Eを基準に正規化され、浮動小数点表示された
ことを意味している。従つて、命令FXFLで累算
器１６に得られた上記データを用いれば、以後の
演算を浮動小数点形式で行なうことができる。

尚、この実施例では入力レジスタ３１のデータ
を１旦累算器１６にセツトした後、FXFL命令を
実行したが、固定小数点の入力データと変換用デ
ータy₂をＸバス２５とＤバス２０を利用して加減
算器１５に入力することにより、１つの命令で浮
動小数点表示へのデータ変換を行なえるよう設計
することもできる。

本発明の適用されたデイジタル信号処理プロセ
ツサは上述したように固定小数点、浮動小数点の
両形式のデータを取扱え、しかも浮動小数点表示
データの正規化の際に指数部にアンダーフローを
生じた時、指数値を最小値に固定した正規化操作
が行なえるため、内部演算データの数値が大きい
場合には浮動小数点演算形式、小さい場合は固定
小数点演算形式に自動的に演算方式を切り換える
ことができ、極めて広いダイナミツクレンジを得
ることができる。

すなわち、実施例装置の如く加減算器の内部デ
ータが仮数部16ビツト、指数部４ビツトからなる
場合、２の補数表示で指数部γは〔＋７〜−８〕
の範囲の数値を取り扱える。全ての演算を浮動小
数点形式で処理すると、ダイナミツクレンジは第
１５図に斜線を施こして示した2^-8〜2⁷となり、
これはビツト数に換算すると15ビツト分に相当す
る。本発明によれば、演算データの仮数部に対す
る正規化ビツト数がθが（γ−θ）＜−８の範囲
にあるとき、正規化後の指数L_Eを−８に固定す
ることによつて、固定小数点演算に切換れるよう
になつている。このため、第１５図に示す如く、
ダイナミツクレンジは全体で31ビツトとなり、固
定、浮動の一方のみを用いる場合に比較して取り
扱える数値の範囲が著しく広がる。

デイジタル信号処理プロセツサの実際の応用に
おいては、例えば次式で示す如く、ｍ回の積和演
算を繰り返して実行する場合が多い。

Ｔ＝_n 〓ⁱ⁼¹ ai×bi …(8) このような演算の場合、本発明の適用されたプ
ロセツサによれば、乗算と加減算動作を並列的に
進行させるパイプライン制御によつて、データ処
理効率を向上させ、変速度での演算が可能とな
る。

第１６図は並列動作の１例を示すタイムチヤー
トであり命令サイクル２０１で先行フエツチされ
た命令Ａにより、次のサイクル２０２でデータメ
モリからデータを読出し、乗算器により演算を行
なう。命令サイクル２０３では乗算結果と累算器
データ（Ａバス出力）との加減算が実行され、演
算結果はサイクル２０４で累算器に出力される。
これら、４つのステツプの動作１ステツプずつず
れて各命令サイクルで繰り返され、所定回数ｍの
積和演算が完了したとき、命令Ｆにより演算結果
Ｔがデータバス２０に出力され、データメモリ５
あるいは外部回路に送られる。

上記パイプライン制御によるプロセツサの並列
動作は乗算器１４加減算器１５とを直列的に接続
したこと、乗算と加減算の各動作所要時間がバラ
ンスする位置にデータを１時的に保持するレジス
タ（第４図ではラツチ回路７１〜７２がこれに相
当する）を配置したことにより可能となつてい
る。

第１７図は上記デイジタル信号処理プロセツサ
の応用例を示す。ここでは、プロセツサ１００を
Ａ／Ｄ変換器３００とＤ／Ａ変換器３０１を介し
てアナログ回線に接続し、デイジタルフイルタと
して機能させる場合を示している。

第１８図は、デイジタル信号処理プロセツサ１
００を他のデータ処理装置１０１、例えば(株)日立
製作時のマイクロコンピユータMCS6800と組み
合せ、端子D₀〜D₇を介してデータの授受を行な
い、データの処理を２つの装置で分担できるよう
にしたシステム構成を示す。このシステム構成は
信号処理プロセツサ１００を通信回線のモデム、
あるいはエコーキヤンセラー等に適用する場合に
適している。

【図面の簡単な説明】

第１図は本発明の適用されたデイジタル信号処
理プロセツサの全体構成の１例を示すブロツク
図、第２図は乗算器１４の詳細な構成を示す図、
第３図Ａ，Ｂはそれぞれ入力データと加減算器１
５の内部演算データのビツト形式を説明するため
の図、第４図ＡとＢは本発明の実施例の加減算器
１５の詳細な構成を示す図、第５図Ａ，Ｂおよび
第６図Ａ，Ｂはシフト回路７６の動作を説明する
ための図、第７図はシフト回路７６の１実施例を
示す回路図、第８図Ａ，Ｂはデータオーバーフロ
ーについての説明図、第９図は出力補正回路の１
部要部８５，８７，８９の具体的な回路構成を示
す図、第１０図Ａ〜Ｄは上記信号処理プロセツサ
各部における浮動小数点データの変化の様子を示
す図、第１１図Ａ〜Ｄは固定小数点データの変化
の様子を示す図、第１２図は入力選択回路６０の
具体的な回路構成を示す図、第１３図は入力選択
回路６１の具体的な回路構成を示す図、第１４図
は出力スイツチ回路１７の具体的な回路構成を示
す図、第１５図は本発明の適用されたデイジタル
信号処理プロセツサのダイナミツクレンジを示す
図、第１６図は上記プロセツサの動作の特徴を説
明するためのタイムチヤート、第１７図および第
１８図はそれぞれ上記信号処理プロセツサの代表
的な使用形態を示す図である。

Claims

【特許請求の範囲】１浮動小数点データおよび固定小数点データの
加減算を選択的に実行する加減算装置であつて、第１および第２の浮動小数点データからなる第
１のデータ対と、第１および第２の固定小数点デ
ータからなる第２のデータ対とを択一的に選択す
る手段、および上記選択するが第１のデータ対を選択した場合
に第１および第２の浮動小数点データの指数部の
値の差に応答して上記２つのデータのうちの一方
の仮数部をビツトシフトした後に加減算を行なう
手段を有し、上記選択する手段が第２のデータ対を選択した
場合に上記ビツトシフトを禁止することを特徴と
する加減算装置。２上記加減算装置は上記加減算の結果を正規化
する手段を有し、上記選択する手段が第２のデータ対を選択した
場合に上記正規化を禁止することを特徴とする特
許請求の範囲第１項記載の加減算装置。３上記加減算装置はデイジタル信号処理プロセ
ツサに用いられることを特徴とする特許請求の範
囲第１項または第２項記載の加減算装置。