JPS6312025A

JPS6312025A - 加減算装置

Info

Publication number: JPS6312025A
Application number: JP62024590A
Authority: JP
Inventors: Yoshimune Hagiwara; 萩原　吉宗; Shizuo Sugiyama; 杉山　静夫; Shigemichi Maeda; 前田　成道; Osamu Yumoto; 湯本　攻; Takashi Akazawa; 赤沢　隆; Masahito Kobayashi; 小林　正仁; Yasuhiro Kita; 北　靖洋; Yuzo Kida; 喜田　祐三
Original assignee: Hitachi Denshi KK; Hitachi Ltd
Current assignee: Hitachi Denshi KK; Hitachi Ltd
Priority date: 1987-02-06
Filing date: 1987-02-06
Publication date: 1988-01-19
Also published as: JPH026089B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、加ｗＣ算装置に関し１例えばディジタル信号
処理プロセッサに組み込み、音声２画像等のデータを実
時間で処理しうる高速、高精度の積和演算機能を実現す
るのに有用である。

音声の合成または分析装置、あるいは通信分野における
モデム（変復調器）、ディジタル・フィルタ、コーデッ
ク（ＣＯＤＥＣ）、エコーキャンセラー等の装置では、
ディジタル化された信号を実時間で処理できる信号処理
プロセッサの応用が検討されている。

この信号処理プロセッサは、プログラム・メモリとデー
タを高速度で処理するための専用の乗算器および加減算
器を内蔵するＬＳＩとして提供され、プログラムを変え
ることにより各種の用途に適合させる。

上記信号処理プロセッサを例えば音声信号のフィルタ処
理に用いた場合、積和演算によって内部の演算データは
１６〜２８ビツトの比較的大きな振幅となる。このため
９乗算器や加減算器の構造を固定小数点データ演算型と
すると、演算データのビット数の増加に伴ないハードウ
ェア規模が指数量数的に大きくなり、ＬＳＩ化が困難と
なる。

この問題は、プロセッサの構成を浮動小数点データ演算
型とすることによって解決できる。しかしながら、乗算
器と加減算器とをデータバスで接続し、それぞれが独立
して浮動小数点演算を行なうよう構成された従来の汎用
コンピュータのデータ処理方式をそのまま採用すると、
信号処理プロセッサの基本動作である積和演算に時間が
かかり。

信号の実時間処理が困難となる。

本発明の目的は、ＬＳＩ化に適し、加減算されるデータ
が浮動小数点であるか、固定小数であるかを意識するこ
となく使用でき、ディジタル信号を実時間で高速に処理
できる新規な構成の信号処理プロセッサ等に有用な加減
算装置を提供することにある。

以下１本発明の実施例を図面を参照して説明する。

第１図は本発明が適用されたディジタル信号プロセッサ
の全体構成図であり、１はプログラムを格納するための
メモリ、２は上記プログラムメモリ１の読出しアドレス
を指示するプログラムカウンタ、３は上記プログラムメ
モリ１に接続された命令レジスタ、４は命令レジスタ３
に読出された命令語からプロセッサを動作させるための
各種の制御信号Ｓを発生させる制御回路である。この実
施例では、メモリ１に格納される命令語は例えば２２ピ
ッ１−からなり、それぞれオペレーションコードとデー
タ、アドレスまたはアドレス制御情報を含んでいる。プ
ログラムカウンタ２と命令レジスタは１６ビツトのデー
タバス（Ｄバス）２０に接続されている。

５．６はデータを格納するためのメモリ、７は汎用レジ
スタを示す。メモリ５，６は一方をランダムアクセス・
メモリ（ＲＡＭ）、他方を読出し専用メモリ（ＲＯＭ）
とすることができる。また、それぞれのメモリは複数個
の小容量のＲＯＭあるいはＲＡＭの複合体であってもよ
い、上記メモリは１６ビツトのデータを記憶し、各デー
タは選択回路８を介して１６ビツトのＸバス２１あるい
はＹバス２２に読出される。９．１０はそれぞれ上記デ
ータメモリ５．７の下位アドレスを指定するレジスタ、
１１．１２は上記メモリの上位アドレスを指定するレジ
スタである。尚、レジスタ１１はＸバス２１に読出すべ
きデータの上位アドレスを、またレジスタ１２はＹバス
２２に読出すべきデータの上位アドレスまたは汎用レジ
スタ７のアドレスを与えており、これらのレジスタには
命令レジスタ３からデータバス２３を介してアドレス情
報が与えられる。

１４はＸバス２１とＹバス２２から与えられる２つのデ
ータの積を算出し、結果をＰバス２４に出力する浮動小
数点演算型の乗算器であり、この乗算器は、後述するよ
うに２つの入力データＸ。

Ｙを保持するためのレジスタを含み、演算されない２つ
のデータＸ、ＹをそのままＸバス２５．Ｙバス２６に出
力する。

１５は浮動小数点演算型の加減算器であり、上記乗算器
１４の出力データＸ、Ｙ、Ｐおよびデータバス２０．２
７のデータＤ、Ａを入力として演算を行ない、その結果
を累算器１６に出力する。

、　１７は上記累算器１６にラッチされた浮動小数点デ
ータを２０ビツトのデータバス（Ａバス）２７に出力す
ると共に、上記データを１６ビツトのデータに変換して
Ｄバス２０に出力するスイッチ回路、１８は上記乗算器
１４および加減算器１５に接続され、これらの演算結果
に関する状態コードを記憶する状態コードレスレジスタ
である。

３０はデータバス２０上の１６ビツトのデータを外部端
子り。−Ｄ　ｉｓに並列的に出力するための出力レジス
タ、３１は上記外部端子からの１６ビツトデータをデー
タバス２０に並列的に取り込むための入力レジスタであ
る。また３２は端子５ＩＥＮの入力パルスが１１１″′
の期間中に、端子５ＩＣＫの入力クロックに同期して端
子ＳＩからのシリアル入力データを取り込むための１６
ビツトのシフトレジスタ、３３は端子５ＯＥＮの入力パ
ルスがＬｌ　ｌ　ｇｇの期間中に、端子５ＯＣＫの入力
クロックに同期して端子ＳＯにデータを直列的に出力す
るための１６ビツトのシフトレジスタを示す。これら２
つのシフ１〜レジスタはそれぞれデータハス２０と１６
ビツト並列接続されている。

３５はプロセッサの動作状態を制御するレジスタ、３６
はリピート命令によりプロセッサに成る命令を繰り返し
て実行させる場合、その繰り返し回数がセットされるカ
ウンタ、３７はプロセッサの内部状態を示すステータス
・レジスタを示す。

レジスタ３５．３７の内容はそれぞれデータバス２０、
端子り。−Ｄ　１５を介して外部から書込み、読出しが
可能である。

４０はプロセッサ動作への割込みと入出力動作とを制御
するための制御回路であり、例えば端子５ＩＥＮ、５Ｏ
ＥＮの入力信号立上りでシフトレジスタ３２．３３を動
作可能とし、それぞれの信号の立下りでプログラムに割
り込みをかけ、また、端子ＩＥへの入出力信号の立上り
でレジスタ３０゜３１を起動し、その立下りでプログラ
ムに割り込みをかけるよう動作する。４１は外部の制御
装置（例えばマイクロコンピュータ）からの信号に応じ
てプロセッサ動作を制御するファンクション制御回路で
あり、例えば端子ＴＸＡＫからＤＭＡ転送モードの受認
信号、端子Ｒ／Ｗがら並列入出力データの転送方向を示
す信号、端子ｃｓがらこのプロセッサを外部装置が選択
したことを示す信号、端子ＴＥＳＴからテスト動作モー
ドの指定信号、ＲＳＴからリセット信号、端子Ｆ。−３
から外部装置による動作制御信号をそれぞれ受は取り、
端子Ｔ　ｘ　ＲＱから並列データ転送要求信号を出力す
る。端子Ｂｉｔ　　Ｉｌｏはデータを１ビツトずつ入出
力するための双方向入出力端子を示す。４２はクロック
パルス発生回路であり、端子ｏｓｃを介して外部回路よ
り基本となるクロックを受は取り、これに基づきプロセ
ッサ動作に必要な各種の内部クロックを発生し、また、
端子５ＹＮＣにプロセッサの内部動作と外部システムの
同期用のクロックを出力する。

次に第２図、第３図、第４図により乗算器１４と加減算
器１５について更に説明する。

乗算器１４には、第２図に示す如くＸバス２１゜Ｙバス
２２の１６ビツトのデータが入力される。

これらのデータはメモリ５，６、汎用レジスタ７あるい
はデータバス２０から与えられる。第３図（Ａ）に示す
ように、これらのデータは下位４ビツトが指数部、上位
１２ビツトが仮数部であり、斜線を施して示したそれぞ
れの部分の最上位ビット、すなわち２３，２１５の位置
にあるビットがサインビットとなっている。また、小数
点は２１５と２１４との間にある。第２図に示す如く、
Ｘバス２１とＹバス２２から与えられた指数部データと
仮数部データは、それぞれレジスタ５１，５２゜５３お
よび５４に保持され、レジスタ５１．５２の指数部デー
タは加算回路５５によって加算され４ビツトの出力レジ
スタ５６を介してＰバス２４に出力される。一方、レジ
スタ５３．５４の仮数部データは１通常の固定小数点演
算の場合と同様の回路閘成をもつ乗算回路５７に入力さ
れ、乗算結果は上位１６ビツトが出力レジスタ５８を介
してＰバス２４に出力される。つまり１乗算器１４の演
算出力は、第３図（Ｂ）に示す如く、下位４ビツトの指
数部と上位１６ビツトの仮数部とからなる２０ビツトの
データとなって加減算器１５に入力される。尚、レジス
タ５２．５４の出力はＸバス２５に、またレジスタ５１
．５３の出力はＹバス２６に送出され、それぞれ１６ビ
ツトのデータとして加減算器１５に与えられる。

第４図（Ａ）、（Ｂ）に本発明の実施例である加減算器
１５の構成を示す、第４図（Ａ）に示すように、加減算
器にはバス２０．２４〜２７を介して、データＤ、Ｐ、
Ｘ、Ｙ、Ａが入力される。これらのうち、データＰ、Ｙ
、Ｄは選択回路６ｏに入力され、制御信号Ｓ１で指定さ
れた１つのデータが選択される。また、データＡ、Ｘは
選択回路６１に入力され制御信号Ｓ２で指定された１つ
のデータが選択される。ここで入力データＤ、Ｘ。

Ｙはそれぞれ第３図（Ａ）に示した１６ビツトデータで
ある。後で述べるように、これらの１６ビツトデータが
指定されたとき、選択回路６０゜６１はこれらのデータ
を第３図（Ｂ）に示した２０ビツトデータに変換して出
力する構成となっている。このビット変換は、入力デー
タＤ、Ｘ。

Ｙが固定小数点データか浮動小数点データかにょって異
なり、変換動作は制御信号Ｓ３によって指定される。こ
れによって浮動小数点演算型の加減算器で固定小数点表
示の入力データも処理できるようになっている。尚、制
御信号５１ｔＳ２ｙＳ３・・・・・・Ｓｎはプログラム
中の命令語に対応して制御回路４から出力される。

選択回路６０からの出力データをβ（指数部βや、仮数
部βＭ）、選択回路６１からの出力データをα（指数部
α。、仮数部αＭ）とすると。

指数部データα。は選択回路６２を介して比較回路６３
に入力され、指数部データβ。と大小比較される。また
、これらの指数部データα。、β。

はそれぞれ引算回路６４と選択回路６５にも入力される
。仮数部データα、はネゲート回路６６を介して選択回
路６７．６８に入力され、仮数部データβヮは直接選択
回路６７．６８に入力される。

ネゲート回路６６は、この実施例の場合、データαとβ
との引算を加算器構成のＡＬＵ７５により実現するため
に設けられたものであり、加算演算の場合にはデータα
ヮはネゲート回路を素通りする。上記選択回路６５，６
７．６８は、それぞれ比較回路６３の出力信号に応じて
２つの入力のうちの一方を選択する。選択回路６５の出
力はラッチ回路７１に、選択回路６７の出力はシフト回
路６９を介してラッチ回路７２に、また選択回路６８の
出力はラッチ回路７３にそれぞれタイミング信号Ｃでラ
ッチされる。引算回路６４も上記比較回路６３の出力に
よって制御され、比較結果に応じて入力α。、β２の大
きい方から小さい方を引算するよう動作する。シフト回
路６９は１選択回路７０を介して得られる上記引算回路
６４の出力に応じたビット数だけ、入力データを右方向
に鉾シフト動作する。このシフト回６９の動作は１選□へ択回路７０に入力されるもう一つのデータＥによっても
制御でき、シフトビット数の選択は制御信号Ｓフによっ
て行なわれる。

ラッチ回路７２．７３の出力ｅＡ＋ｅｆｌは、第４図（
Ｂ）に示すように、制御信号Ｓ。で動作する固定小数点
演算型の加算器（ＡＬＵ）７５に入力され、加算結果Ｕ
Ｍは左方向シフト回路７６に与えられる。一方、ラッチ
回路７１の出力γは定数加算回路７７と、引算回路７８
の一方の入力端子に入力される。７９は加算器７５の出
力ＵＭを判定する零検出回路であり、補数表示で与えら
れる加算器の出力ＵＭが正数の場合、ＵＭの最上位にあ
るサインビットに続いた０”ビットの連続個数をカウン
トする。ＵＭが負数の場合には、上記サイぢビットに続
＜″ビ′ビットの連続個数をカウントする。上記零検出
回路７９の出力θ、は、データの正規化およびオーバフ
ロ一対策のため設けられた出力補正回路８０を介してシ
フト回路７６に与えられ、このシフト回路によるデータ
のシフトビット数を決定する。また上記零検出回路７９
の出力θ□は、引算回路７８の他方の入力端子にも入力
され、この引算回路の出力Ｕ６は出力補正回路８０を介
して累算器１６の指数部１６Ｘに入力される。上記累算
器１６の仮数部１６Ｍには、出力補正回路８０において
補正された上記シフト回路７６からの出力データＬＭ′
が入力される。

出力補正回路８０は、加算器７５から出力されるオーバ
ーフロー検出信号○ＶＦと引算回路７８から出力される
アンダフロー検出信号ＵＮＦとに応じて零検出回路７９
の出力θ□と定数加算回路７７の出力０２とのいずれか
を選択する選択回路８１と、プログラムによる制御信号
Ｓ９に応じて上記選択回路８１の出力とプログラムで与
えられたデータＦとのいずれかをシフト回路７６にシフ
トビット数指示信号θとして与える選択回路８２と、オ
ーバーフロー信号ＯＶＦが＃　Ｉ　ＩＩのとき引算回路
出力Ｕ２に１を加算し、この加算結果りやにもオーバー
フローを生じたとき信号ＥＯＶＦを出力するインクリメ
ント回路８３と、上記インクリメント回路８３と累算器
１６の指数部１６Ｘとの間に挿入された指数部補正回路
８５と、シフト回路７６と上記素数器１６の仮数部１６
Ｍとの間に挿入された仮数部補正回路８７と、上記２つ
の補正回路８５．８７の動作を信号ＵＮＦおよびＥＯＶ
Ｆに応じて制御する制御回路８９からなっている。

以上の構成からなる加減算器１５は次のように動作する
。

第４図（Ａ）に示した２つの入力選択回路６１゜６０の
それぞれの出力α、βは浮動小数点表示のデータであり
、その値は次式で表わされる。

今、α９〉βＥの関係にある２つのデータα。

βの加算演算を行なう場合を仮定すると、加算結果Ｚは
、 βＥＺ＝α９・２　＋β２・２で与えられる。

比較回路６３はα。とβ６の大小を比較し、選択回路６
５には大きい方の指数部データα。を選択させ、選択回
路６７には、小さい方の指数部β。と対応する仮数部デ
ータβ２を選択させ、選択回路６８には大きい方の指数
部α。と対応する仮数部データα２を選択させ、引算回
路６４には大きい方の指数αＥから小さい方の指数βＥ
を引くよう制御信号を与える。加算演算の実行中は、選
択回路７０は引算回路６４からの出力（α。−βＥ）を
選択しており、シフト回路６９は選択回路６７の出力β
９を（α０−β。）ピッ１−だけ右方向（下位ビット方
向）にシフトするよう動作する。この結果、ラッチ回路
７１，７２．７３の各出力は、γ＝ａＢ、ｅＡ＝βＭ’
２−（Ｅ−／′Ｊ＋１）ｅＢ＝αＭとなり、ｅＡ＋ｅＢ
の演算を行なった加算器７５の出力ＵＭは第（１）式の
仮数部を表わす。従って、この段階での演算値２は次式
で示される。

γ Ｚ＝ＵＭ・２　　　　　　　　　・・・（３）零検出回
路７９と左方向シフト回路７６は、加算器出力ＵＭをそ
の絶対値が最大となるよう正規化するためのものである
。第５図（Ａ）に示す如く、零検出回路７９によってデ
ータＵＭのサインビットに続く（小数点以下の）連続す
る″“０゛′の個数０１を検出し、シフト回路７６でデ
ータＵＭを０．ビットだけ左側（最上位ビット側）にシ
フトすれば、絶対値が最大の仮数部データＬＭが得られ
る。ＵＭが負数の場合には、第５図（Ｂ）の如く、連続
する＃　Ｉ　Ｈｌの個数だけシフトすればよい。この場
合指数部データγについては、引算回路７８によって（
γ−０１）の演算を行ない、その出力Ｕ。を正規化され
た指数値とする。データＵＭにオーバーフローが生じて
いなければ、インクリメント回路８３の出力し８は正規
化された上記指数値Ｕ。に等しくなり、正規化の処理は
次式％式％指数部のγの大きさを４ビツトとすると、２の補数表示
によってγが表わし得る値は〔＋７≧γ≧−８〕の範囲
に制限される。従って上記仮数部データの正規化の際、
零検出回路の検出値θ、たけ完全にデータＵ２を左方向
にシフトしようとすると、指数部側の（γ−０１）の値
が−８よりも小さくなり、引算回路にアンダーフローを
生ずる場合がある。このとき、（γ−０１）の演算を行
なう引算回路７８からは、データのアンダーフローを示
す信号（ボロー信号）ＵＮＦが発生される。

第４図（Ｂ）の回路では、上記信号’ＵＮＦが発生した
とき１選択回路８１が入力θ１に代えて定数加算回路７
７の出力θ２を選択し、上記定数加算回路７７が指数部
のデータγに定数ｒｌＩＮを加えた値をデータ０□とし
て出力す゛るようにしである。

このようにすれば１例えばγの値が「−５」のとき０２
の値は「３」となるから、仮数部データＵＭのシフトビ
ット数は３ビツトに制限され、指数部の正規化後の値が
最小値「−８」に留まる。

信号ＵＮＦが生じたとき指数部を「−８」にする操作は
、後で第９図で説明する指数部補正回路８５によって行
なわれる。

加算器７５の演算結果ＵＭに、第６図（Ａ）。

（Ｂ）に示す如くオーバーフローを生じた場合、キャリ
ー出力にデータの真の符号が現われ、サインビットの位
置に数値の最上位のビットが現われている。従ってこの
場合には、オーバーフロー検出信号○ＶＦによって、選
択回路８１と零検出回路７９の動作を停止させ、シフト
回路７６に１ビット右シフト動作をさせ、インクリメン
ト回路８３にＵＥ（＝γ）＋１の動作をさせ、データＺ
を次式のように操作すればよい。

上記の操作を行なうシフト回路７６の１例を第７図に示
す。この回路は、シフトビット数指示データ０の各ビッ
ト０３〜θ。に対応した８ビツトのシフタ７６１．４ビ
ツトのシフタ７６２．２ビツトのシフタ７６３および１
ビツトのシフタ７６４からなり、各シフタのそれぞれの
信号ラインのスイッチＳＷ３〜ＳＷｏは、対応する制御
ビット０３〜Ｏｏが１１１７１のとき下位ビット側の接
点に接続される。また、１ビツトシフタ７６４の各スイ
ッチＳＷｏは、オーバーフロー検出信号ＯＶＦがＩＩ　
ｌ　７１のとき上位ビット側の接点に接続され、サイン
ビットの出力線Ｌ　１０がキャリー信号入力端子７６５
と接続されて、上述したデータの１ビット右シフト動作
を実現する。

第４図の回路で、加算器７５のオーバーフロー検出信号
ＯＶＦが′ｌ″となったとき、インクリメント回路８３
による（γ＋１）の演算結果にもオーバーフローが生ず
る場合がある。この場合には、演算結果２　（＝α＋β
）にオーバーフローを生じたことを意味し、このまま積
和演算を続行すれば、累算器１６に得られる出力データ
の絶対値は第８図（Ａ）の如く変化し、全く無意味な値
となる。

制御回路８９と補正回路８５．８７は、演算結果２に上
記オーバーフローが生じたとき、第８図（Ｂ）に示すよ
うに出力データの絶対値を正あるいは負の最大値に固定
するよう動作する回路であり、その具体的な構成例を第
９図に示す。

第９図において、指数部補正回路８５は、入力ビットＬ
。−Ｌ３に対応した２人力ＯＲゲート８６０〜８６３か
らなり、各ビット信号はこれらのゲートを介して累算器
１６Ｘ側に出力される。

指数部データのサインビットＬ３が入力されるＡＮＤゲ
ート８５３の他方の入力端子には、インクリメン１−回
路８３から出力されるオーバーフロー検出信号ＥＯＶＦ
の反転信号が入力され、ＯＲゲート８６３の他方の入力
端子には引算回路７８からのアンダーフロー検出信号Ｕ
ＮＦが入力されている。また、データビットし。−Ｌ２
の入力されるＡＮＤゲート８５０〜８５２のそれぞれの
他方の入力端子には信号ＵＮＦの反転信号が入力され、
○Ｒアゲート６０〜８６２の他方の入力端子には信号Ｅ
ＯＶＦが入力されている。信号ＥＯＶＦとＵＮＦとは同
時に１″′にはなり得ないため、指数部補正回路８５の
出力は、信号ＥＯＶＦが”１”のとき（０１１１）　＝
＋７となって指数部を最大値にする。また、信号ＵＮＦ
が′１″のときは（１０００）＝−８とり、前述の０＝
０２のときの指数値を満足する。

一方、仮数部補正回路８７は、サインビットＬ　１９を
そのまま出力し、データビットＬ４〜Ｌ、。

をそれぞれ２人力ＯＲゲート８７１〜８７Ｎ、２人力Ａ
ＮＤゲート８８１〜８８Ｎを介して出力するようになっ
ている。各ＯＲゲートの他方の入力には制御回路８９の
ＡＮＤゲート８９１の出力が与えられ、各ＡＮＤゲート
の他方の入力端子には制御回路８９のＮ　Ａ　Ｎ　Ｄゲ
ート８９２の出力が与えられている。信号ＥＯＶＦが′
１″のとき、仮数部データが正の値、すなわちサインビ
ットＬ　１．９がｒｒ　Ｏ＋＋ならばＡＮＤゲート８９
１とＮ　Ａ　Ｎ　Ｄゲート８９２の出力が共に″１″と
なり補正回路８７の出力は正の最大値［０１１１・・・
・・・１１］となる。また、サインビットＬｉ９が１１
　Ｌ　Ｈならば、ＮＡＮＤゲート８９２の出力が′″０
″となるため、補正回路８７の出力は負の最大値（１０
００・・・・・００〕となる。信号Ｅ　ＯｖＦが“０″
のとき、これらの補正回路８５．８７は入力データＬ　
Ｅ　＋ＬＭをそのままデータＬ　！　’　＋　Ｌ　Ｍ′
　として出力する。これらの出力データＬ　Ｈ’　＋　
Ｌ　Ｍ′は累算器１６．スイッチ回路１７を介してＡバ
ス２７に出力され、加減算器１５の選択回路６１に帰還
される。

以上の動作説明から、本発明の適用されたディジタル信
号処理プロセッサでは、乗算器１４と加減算器１５がそ
れぞれ浮動小数点演算できることが判る。ここで、Ｘバ
ス２１またはＹバス２２から乗算器１４へのデータ入力
および乗算器１４またはＡバス２７から加減算器（ＡＬ
Ｕ）１５へのデータ入力は、入力データのビット数と受
取り側回路のデータビット数が一致しているため、第１
０図（Ａ）、（Ｂ）に示す如く、データ間でのビット位
置の変更はない、しかしながら、Ｘバス２５、Ｙバス２
６．Ｄバス２０からの１６ビツトデータを加減算器１５
に取り込む場合には、仮数部データのビット数が合わな
いため、加減算器の入力選択回路６０．６１において第
１０図（Ｃ）に示す如く、仮数部入力データＭの下位に
４ビツトに１０　Ｊ″を追加する操作を必要とする。ま
た。

累算器（ＡＣＣ）１６に得られた２０ビツトの加減算器
出力を１６ビツトのＤバス２０に出力する際には、スイ
ッチ回路１７において第１０図（Ｄ）に示す如く、仮数
部Ｍの下位４ビツトのデータを捨て、指数部４ビツト、
仮数部１２ビツトのデータに変換する操作を必要とする
。

本発明の適用されたディジタル信号処理プロセッサでは
上述したデータの変換動作を行なう入力選択回路６０．
６１および出力スイッチ回路１７を更に工夫し、プログ
ラムの指定によりプロセッサが固定小数点演算も実行で
きるようにしている。

固定小数点データＸ、Ｙの乗算は乗算器１４内の仮数部
データ乗算回路５７において行なわれる。

この場合は第１１図（Ａ）に示す如く、１６ビツトの入
力データＸ、Ｙのうち仮数部入力レジスタ５３．５４に
入る上位１２ビツトが有効データとして扱われる。一方
、固定小数点データの加減算の際には、プログラムでの
指定により加減算器１５内のシフト回路６９．７６のシ
フト動作を停止させ、この状態で得られた仮数部の演算
結果を利用する。シフト回路６９の動作停止は、固定小
数点データの演算命令が第４図（Ａ）のデータ線Ｅに数
値「Ｏ」のデータを与え、選択回路７０が上記データ線
Ｅからの入力を選択するように制御信号Ｓ７を発生する
ようにすればよい。シフト回路７６の動作停止は、第４
図（Ｂ）のデータ線Ｆに数値「０」のデータを与え、選
択回路８２が上記データ線Ｆからの入力を選択するよう
制御信号Ｓｏ＋を発生するようにすればよい。

上記固定小数点データの加減算において、乗算器１４ま
たはＡバスから加減算器１５へのデータ入力は、第１１
図（Ｂ）に示す如く、仮数部の１６ビツトのデータを浮
動小数点演算の場合と同様に送り込めばよい。Ｘバス、
Ｙバス、Ｄバスからのデータ入力は、第１１図（Ｃ）の
如く、全ビットを仮数部に入れ、累算器（ＡＣＣ）に得
られた仮数部データは、第１１図（Ｄ）に示す如く、全
ビットをＤバス２０に出力させる。

第１２図は上述したビット変換機能を備えた加減算器の
入力選択回路６０の具体例を示す。この回路図で、Ｐｏ
−’−ＰＬｇ、Ｙｏ−Ｙ、、Ｄｏ−Ｄ１５はそれぞれＰ
バス２４．Ｙバス２６．Ｄバス２０からの入力データの
各ビットを示し、これらのうち、データＰの指数部Ｐ。

−Ｐ３はスイッチ６０１に入力され、スイッチ６０１の
４つの出力端子はスイッチ６０３の端子ｃｏ−Ｃ３に接
続さ−れる。データＹ、Ｄの各ビットとデータＰの仮数
部のビットＰ４〜Ｐ　１９はスイッチ６０２に入力され
、スイッチ６０２の上位１２ビツトの出力端子はデータ
βの上位ビットの出力線β８〜β１−Ｊに接続され、下
位４ビツトの出力端子はスイッチ６０３の端子Ｃ４〜Ｃ
７およびスイッチ６０１の他方の入力端子に接続されて
いる。スイッチ６０３はデータβの下位ビットの出力線
β０〜β８に接続される８個の出力端子と、状態”０”
″を与える４個の端子６０４を備えている。６０５はプ
ログラムの命令語に応じて制御回路４から与えられる制
御信号Ｓ１．Ｓ３に基づいて、スイッチ６０１，６０２
，６０３の駆動信号６０Ａ。

６０Ｂ、６０Ｃ：を発生する論理回路である。

制御信号Ｓ□で選択すべきデータが指示されると、信号
６０Ａ、６０Ｂによってスイッチ６０１゜６０２が動作
し、データＰ、Ｙ、Ｄのいずれかが。

選択される。このとき、制御信号Ｓ３が浮動小数点演算
を指示していれば、スイッチ６０３は、出力線β。〜β
３を端子Ｃ３−Ｃ３に、出力線β４〜β７を端子Ｃ４〜
Ｃ７（入力データＰが選択されている場合）または端子
６０４（入力データＹまたはＤが選択されている場合）
に接続するよう動作する。もし制御信号Ｓ２が固定小数
点演算を指示していれば、入力データに関係なく出力線
β。〜β３が端子６０４に、β４〜β７が端子Ｃ４〜Ｃ
７に接続される。

第１３図はもう１つの入力選択回路６１の具体的な回路
構成を示す。この回路は、入力がＡバスとＸバスの２種
類となっている点を除いて第１２図と同様であり、説明
は省略する。

第１４図は、累算器１６に接続されるスイッチ回路１７
の具体的な回路構成を示す。この回路において、累算器
からの２０ビツトの出力Ｇ。〜Ｇ１！１はスイッチ１７
１の入力端子に入力される。

スイッチ１７１は、データバス２ｏの各信号線Ｄ　Ｏ”
＝　Ｄ　１５と接続された１６個の出方端子を有し、入
力端子と出力端子との接続は論理回路１７２の出力信号
１７Ａ、１７Ｂで制御される。プログラムの命令による
制御信号ｓ３が浮動小数点演算を示す場合、スイッチ１
７１は信号１７Ｂに制御されて出力側の下位４ビツトの
信号線り。−Ｄ３を入力信号ｍａ　ｏ　−ａ　３と接続
し、固定小数点演算の場合にはり。−Ｄ３をＧ４〜Ｇフ
に接続する。

信号１７Ａはデータバス２ｏへの上位ビットデータの出
力を制御する。

本発明の適用された信号処理プロセッサによれば、上述
した固定小数点データあるいは浮動小数点データの演算
を行なえるだけでなく、浮動小数点形式で得られた演算
結果をプログラムの命令により固定小数点形式のデータ
に変換したり、その逆に固定小数点形式で与えられたデ
ータを：ｒｉ−動小数動形数点形式タに変換して演算を
行なうこともできる。この機能は、信号処理プロセッサ
がデータバス２０と入出力インタフェース３０〜３３を
介して外部装置とデータをやりとりする際に極めて好都
合である。何如なら、信号処理プロセッサと接続される
外部装置の多くは固定小数点表示形式でデータを扱って
おり、もし上記信号処理プロセッサの浮動小数点演算結
果がそのまま出力されるとすれば、プロセッサの外部に
データ形式を変換するための特殊な装置を必要とするこ
とになるからである。

浮動小数点表示から固定小数点表示への変換（以下、Ｆ
ＬＦＸとこう）は次のようにして行なわれる。

先ず、累算器１６に得られる浮動小数点表示のデータをとしたとき、指数部がαＥくβＥの関係を満足し、仮数
部がβヮ＝０の値をもつデータＹｘ＝β２・β　Ｅ２　　をデータメモリ５あるいは６の特定のアドレスに
格納しておく。このアドレスはＦＬＦＸの命令語のアド
レス部と対応させておく。また、この命令語を実行した
とき、選択回路８が上記メモリから読出されたデータｙ
１をＹバス２２に出力し、選択回路６０が上記Ｙバスか
らの入力を選択し、選択回路６１がＡバス２７からの入
力を選択し、選択回路８２が入力データＦ　（＝　ｒｏ
」）を選択し、出力スイッチ１７が入力信号６４〜Ｇ　
ｉｎをデータバス２０に接続動作するよう、各種制御信
号を発生させる。

このようにしておくと、ＦＬＦＸの命令を実行した時２
つの浮動小数点データＡとｙｌとの間で演算が行なわれ
、累算器１６には。

Ｚ＝Δ＋ｙ１・・・（６） −（β９−αや）　　β２＝〔０＋α９・２　　　　　〕・２ βＥの演算結果が得られる。このデータは２　　を指数部の
基準値として正規化してあり、データバス２０に出力さ
れる仮数部のデーター（β・−“・）や固定４、数５．−□。

αヮ・２て取り扱うことができる。

通常、内部演算結果Ａに対してβ。の最適値を正確に知
ることはできないので、β。の値は若干大きめに選んで
おく方がよい。しかし、β８の値をあまり大きくすると
、固定小数データの精度が低くなることに注意する必要
がある。上記ＦＬＦＸの実行の際、予めメモリに格納さ
れた変換用データｙ１の指数部βＥよりも演算結果２の
指数部α８の方が大きくなった場合は１式（６）の仮数
部オーバーフローを生ずる。この場合、前述した出力補
正回路８０の動作によって、固定小数点データの絶対値
を正あるいは負の最大値に固定させることができる。

一方、外部から与えられた固定小数点表示のデータを内
部で浮動小数点表示のデータに変換する動作は次のよう
にして行なえる。先ず、入力レジスタ３１に入力された
固定小数点データを累算器１６に転送する命令を実行す
る。この命令では。

データバス２０を介して選択回路６０に与えられた１６
ビツＩ・の固定小数点表示データＤを、上記選択回路６
０の動作により仮数部βＭにビット位置変換し、選択回
路６７、シフト回路６９．ラッチ回路７２．加算器７５
．シフト回路７６、補正回路８７を介して累算器１６の
仮数部１６Ｍに入力させる。この場合、シフト回路６９
，７６、加算器７５はそれぞれ入力データを素通りさせ
るよう制御される。

次に固定小数点表示から浮動小数点表示に変換（以下、
ＦＸＦＬと言う）する命令を実行する。

この命令実行時には、選択回路６１はＡバス２７から与
えられる累算器出力、すなわち上記した固定小数点デー
タＡを出力α４．αゆとして選択する。また１選択回路
６０は、ＦＸＦＬ命令のアドレス部で指定されてメモリ
５あるいは６からＸバス２６に読出される変換用データ
ｙ２を出力β７゜β８として選択する。この変換用デー
タｙ２は、例えば仮数部β７が零であり指数部β。が値
〔＋７〜−８〕の範囲から選定されて成る基準値を持っ
ている。他の命令実行時と異なり。

ＦＸＦＬ命令実行時には選択回路６２が入力β。

を選択するよう制御信号Ｓ４を発生させ、比較回路６３
の２つの入力を共にβＥとする。この場合板数部の選択
回路６７は入力αＭを、選択回路６８は入力β９をそれ
ぞれ選択するようにし、指数部の選択回路６５には入力
βＥを選択させる。

また、制御信号Ｓ７により選択回路７０に入力データＥ
＝ｒＯｊを選択させ、右方向のシフト回路６９のデータ
シフト動作を抑える。

上記制御動作により、ラッチ回路７１，７２゜７３の出
力はγ＝βＥ　Ｔ　ｅ　Ａ　＝　ＬＸ　Ｍ　＋　ｅ　ｎ
　＝　Ｏとなる。データｅＡとａＢは加算器７５に入力
されその加算結果ＵＭ（＝αＭ）は零検出回路７９と左
方向のシフト回路７６の動作のもとに小数点位置がθ□
ビット移動し、結果として θ１　　（βＥ−０□）２＝（α２・２　〕・２　　　　　　　　・・・（７）
で表される。データが累算器１６に得られる。この式は
、固定小数点表示のデータＡ＝α９が指数βＥを基準に
正規化され、浮動小数点表示されたことを意味している
。従って、命令ＦＸＦＬで累算器１６に得られた上記デ
ータを用いれば、以後の演算を浮動小数点形式で行なう
ことができる。

尚、この実施例では入力レジスタ３１のデータを１旦累
算器１６にセットした後、ＦＸＦＬ命令を実行したが、
固定小数点の入力データと変換用データｙ２をＸバス２
５とＤバス２０を利用して加減算器１５に入力すること
により、１つの命令で浮動小数点表示へのデータ変換を
行なえるよう設計することもできる。

本発明の適用されたディジタル信号処理プロセッサは上
述したように固定小数点、浮動小数点の画形式のデータ
を取扱え、しかも浮動小数点表示データの正規化の際に
指数部にアンダフローを生じた時、指数値を最小値に固
定した正規化操作が行なえるため、内部演算データの数
値が大きい場合には浮動小数点演算形式、小さい場合は
固定小数点演算形式に自動的に演算方式を切り換えるこ
とができ、極めて広いダイナミックレンジを得ることが
できる。

すなわち、実施例′！Ａ置の如く加減算器の内部データ
が仮数部１６ビツト、指数部４ビツトからなる場合、２
の補数表示で指数部γは〔＋７〜−８〕の範囲の数値を
取り扱える。全ての演算を浮動小数点形式で処理すると
、ダイナミックレンジは第１５図に斜線を施こして示し
た２−１１〜２７となり、これはビット数に換算すると
１５ビツト分に相当する。本発明によれば、演算データ
の仮数部に対する正規化ビット数Ｏが（γ−θ）く−８
の範囲にあるとき、正規化後の指数り。を−８に固定す
ることによって、固定小数点演算に切換れるようになっ
ている。このため、第１５図に示す如く、ダイナミック
レンジは全体で３１ビツトとなり、固定、浮動の一方の
みを用いる場合に比較して取り扱える数値の範囲が著し
く広がる。

ディジタル信号処理プロセッサの実際の応用においては
、例えば次式で示す如く、ｍ回の積和演算を繰り返して
実行する場合が多い。

このような演算の場合、本発明の適用されたプロセッサ
によれば１乗算と加減算動作を並列的に進行させるパイ
プライン制御によって、データ処理効率を向上させ、変
速度での演算が可能となる。

第１６図は並列動作の１例を示すタイムチャートであり
命令サイクル２０１で先行フェッチされた命令Ａにより
、次のサイクル２０２でデータメモリからデータを読出
し、乗算器により演算を行なう。命令サイクル２０３で
は乗算結果と累算器のデータ（Ａバス出力）との加減算
が実行され、演算結果はサイクル２０４で累算器に出力
される。

これら、４つのステップの動作は１ステツプずつずれて
各命令サイクルで繰り返され、所定回数ｍの積和演算が
完了したとき、命令Ｆにより演算結果Ｔがデータバス２
０に出力され、データメモリ５あるいは外部回路に送ら
れる。

上記パイプライン制御によるプロセッサの並列動作は乗
算器１４と加減算器１５とを直列的に接続したこと、乗
算と加減算の各動作所要時間がバランスする位置にデー
タを１時的に保持するレジスタ（第４図ではラッチ回路
７１〜７２がこれに相当する）を配置したことにより可
能となっている。

第１７図は上記ディジタル信号処理プロセッサの応用例
を示す。ここでは、プロセッサ１００をＡ／Ｄ変換器３
００とＤ／Ａ変換器３０１を介してアナログ回線に接続
し、ディジタルフィルタとして機能させる場合を示して
いる。

第１８図は、ディジタル信号処理プロセッサ１００を他
のデータ処理装置１０１、例えば（株）日立製作時のマ
イクロコンピュータＭＣ３６８００と組み合せ、端子り
。−Ｄ７を介してデータの授受を行ない、データの処理
を２つの装置で分担できるようにしたシステム構成を示
す、このシステム構成は信号処理プロセッサ１００を通
信回線のモデム、あるいはエコーキャンセラー等に適用
する場合に適している。

【図面の簡単な説明】

第１図は本発明の適用されたディジタル信号処理プロセ
ッサの全体構成の１例を示すブロック図、第２図は乗算
器１４の詳細な構成を示す図、第３図（Ａ）、（Ｂ）は
それぞれ入力データと加減算器１５の内部演算データの
ビット形式を説明するための図、第４図（Ａ）と（Ｂ）
は本発明の実施例の加減算器１５の詳細な構成を示す図
、第５図（Ａ）、　（ｒ３）および第６図（Ａ）、ＣＢ
）はシフト回路７６の動作を説明するための図、第７図
はシフ１−回路７６の１実施例を示す回路図、第８図（
Ａ）、（Ｂ）はデータオーバーフローについての説明図
、第９図は出力補正回路の１部要素８５゜８７．８９．
の具体的な回路構成を示す図、第１０図（Ａ）、　（Ｄ
）は上記信号処理プロセッサ各部における浮動小数点デ
ータの変化の様子を示す図、第１１図（Ａ）〜（Ｄ）は
固定小数点データの変化の様子を示す図、第１２図は入
力選択回路６０の具体的な回路構成を示す図、第１３図
は入力選択回路６１の具体的な回路構成を示す図、第１
４図は出力スイッチ回路１７の具体的な回路構成を示す
図、第１５図は本発明の適用されたディジタル信号処理
プロセッサのダイナミックレンジを示す図、第１６図は
上記プロセッサの動作の特徴を説明するためのタイムチ
ャーＩ〜、第１７図および第１８図はそれぞれ上記信号
処理プロセッサの代表的な使用形態を示す図である。晃２面拓　３　ロ猶４圓　（Ａ）第　４ｉ（ｒ３）８５　図＋）ロ■不］■図−［ロー。。（Ｂ）　　匝四７目−閤−／−ｅＡ＋）田Ｉコｆ−ロ】〜ｅ・一Σ］因剣刀国−回−ｌイ垢　６　図＋）−Ｍ耶■ロー「丑へ。第　８　図オー）ニー７０−＾’ｆ／Ｒ’　Ｌ　ａ　ｔ；　、、り
％＆　　　　　　　　（＞粧寸旨如１１耳多そりｔＬ回ｆ〔Ｔ　　　　　　Ｑ　　　　　　Ｓ　　　　　　ミ号−ｇ
　　　”、　−％Ｊ　　　、　−Ｊ　　　リー。８　　　に　　　、　　　＜　　　　Ｎ　　　　ス　　
　天−Ｓ　　　　　；匹栴７５　図 □　フ゛イナミーノ７し〉シ゛

Claims

【特許請求の範囲】１、夫々指数表示部と仮数表示部とからなる二つの小数
点データを与えられる手段、夫々のデータの仮数表示部を加算する手段、前記加算結
果を正規化するために必要なビット数だけ上位側又は下
位側にシフトする手段、前記加算結果、前記夫々のデー
タの指数表示部の差のデータとに応じて、前記シフトに
必要なビット数を決定する手段、前記加算結果、前記夫々のデータの指数表示部の差のデ
ータとに応じて前記仮数表示部の加算結果に対応する指
数表示部を決定する手段、及び、前記二つの小数点デー
タが固定小数点データであるとき、前記シフトを禁止す
る手段とを備えることを特徴とする加減算装置。