JPH09128213A - ブロックフローティング処理システムおよび方法 - Google Patents
ブロックフローティング処理システムおよび方法Info
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- JPH09128213A JPH09128213A JP7283082A JP28308295A JPH09128213A JP H09128213 A JPH09128213 A JP H09128213A JP 7283082 A JP7283082 A JP 7283082A JP 28308295 A JP28308295 A JP 28308295A JP H09128213 A JPH09128213 A JP H09128213A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【課題】 ブロックフローティング処理における処理量
の大部分を占めている正規化係数算出処理の処理量を削
減することができない点。 【解決手段】 固定小数点表示型マイクロプロセッサで
のブロックフローティング処理による正規化を行なうブ
ロックフローティング処理システムであって、全てのブ
ロックデータの絶対値の論理和演算を行なう演算器１０
１（絶対値変換回路１０２＋論理和回路１０３）と、こ
の論理和演算の結果データに対するＭＳＢ検出処理を行
ない、ブロックフローティング処理に用いる正規化系数
を求める算術論理演算機２０１とを少なくとも設けた構
成とする。
の大部分を占めている正規化係数算出処理の処理量を削
減することができない点。 【解決手段】 固定小数点表示型マイクロプロセッサで
のブロックフローティング処理による正規化を行なうブ
ロックフローティング処理システムであって、全てのブ
ロックデータの絶対値の論理和演算を行なう演算器１０
１（絶対値変換回路１０２＋論理和回路１０３）と、こ
の論理和演算の結果データに対するＭＳＢ検出処理を行
ない、ブロックフローティング処理に用いる正規化系数
を求める算術論理演算機２０１とを少なくとも設けた構
成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、固定小数点表示型
マイクロプロセッサでのブロックフローティング処理
（複数のデータをまとめたブロック中で最大のデータを
抽出し、その指数／正規化係数を求め、その指数だけ各
ブロックデータをシフトする）による正規化を行なう技
術に係り、特に、音声・画像等のデジタル信号処理を行
う固定小数点型マイクロプロセッサの性能を向上させる
のに好適なブロックフローティング処理システムおよび
方法に関するものである。
マイクロプロセッサでのブロックフローティング処理
（複数のデータをまとめたブロック中で最大のデータを
抽出し、その指数／正規化係数を求め、その指数だけ各
ブロックデータをシフトする）による正規化を行なう技
術に係り、特に、音声・画像等のデジタル信号処理を行
う固定小数点型マイクロプロセッサの性能を向上させる
のに好適なブロックフローティング処理システムおよび
方法に関するものである。
【０００２】
【従来の技術】音声や画像のディジタル信号処理に使用
されるマイクロプロセッサは、システムコストの点を考
えて、固定小数点型マイクロプロセッサが用いられる場
合が多い。このような信号処理に用いられるマイクロプ
ロセッサのハードウェア構成を図８に示す。図８におい
て、８０１は加減算や論理演算などの基本的な演算を行
う演算器であり、８０２および８０３はデータを保持す
るレジスタＲ１，Ｒ２であり、この２つのレジスタは演
算器の入力に接続されている。８０４は演算器８０１の
出力結果を保持するレジスタＲ３であり、レジスタＲ３
は演算器８０１の出力に接続されている。８０５はデー
タを格納するメモリである。８０６は演算結果の正負、
オーバーフロー等の演算結果の状態を示すフラグであ
る。
されるマイクロプロセッサは、システムコストの点を考
えて、固定小数点型マイクロプロセッサが用いられる場
合が多い。このような信号処理に用いられるマイクロプ
ロセッサのハードウェア構成を図８に示す。図８におい
て、８０１は加減算や論理演算などの基本的な演算を行
う演算器であり、８０２および８０３はデータを保持す
るレジスタＲ１，Ｒ２であり、この２つのレジスタは演
算器の入力に接続されている。８０４は演算器８０１の
出力結果を保持するレジスタＲ３であり、レジスタＲ３
は演算器８０１の出力に接続されている。８０５はデー
タを格納するメモリである。８０６は演算結果の正負、
オーバーフロー等の演算結果の状態を示すフラグであ
る。
【０００３】フラグ８０６はＣ、Ｖ、Ｚ、Ｎの４種類で
構成されている。Ｃフラグは、演算の結果、最上位ビッ
トから桁上げがあったかどうかを示すフラグである。Ｖ
フラグは、演算結果にオーバーフローが生じたか否かを
示すフラグである。Ｚフラグは、演算結果のすべてのビ
ットが０になったかどうかを示すフラグである。Ｎフラ
グは演算結果の最上位ビットを示すフラグである。
構成されている。Ｃフラグは、演算の結果、最上位ビッ
トから桁上げがあったかどうかを示すフラグである。Ｖ
フラグは、演算結果にオーバーフローが生じたか否かを
示すフラグである。Ｚフラグは、演算結果のすべてのビ
ットが０になったかどうかを示すフラグである。Ｎフラ
グは演算結果の最上位ビットを示すフラグである。
【０００４】図に示すように、演算器８０１への入力デ
ータ数は「２」、出力データ数は「１」であり、入力と
なる演算数・被演算数のデータ、および、出力となる演
算結果のデータは、レジスタＲ１〜Ｒ３（８０２〜８０
４）に保持される。演算器８０１から演算結果がレジス
タＲ３（８０４）に出力されると、演算結果の状態を示
すフラグ８０６も更新される。メモリ８０５に格納され
ているデータに対して演算を行う場合、データはメモリ
８０５から入力レジスタＲ１，Ｒ２（８０２，８０３）
に転送され、その後に演算器８０１においてデータの演
算が行われる。同様に演算結果をメモリ８０５に格納す
る場合、まず、演算器８０１の演算結果をレジスタＲ３
（８０４）に保持した後、メモリ８０５に転送する。
ータ数は「２」、出力データ数は「１」であり、入力と
なる演算数・被演算数のデータ、および、出力となる演
算結果のデータは、レジスタＲ１〜Ｒ３（８０２〜８０
４）に保持される。演算器８０１から演算結果がレジス
タＲ３（８０４）に出力されると、演算結果の状態を示
すフラグ８０６も更新される。メモリ８０５に格納され
ているデータに対して演算を行う場合、データはメモリ
８０５から入力レジスタＲ１，Ｒ２（８０２，８０３）
に転送され、その後に演算器８０１においてデータの演
算が行われる。同様に演算結果をメモリ８０５に格納す
る場合、まず、演算器８０１の演算結果をレジスタＲ３
（８０４）に保持した後、メモリ８０５に転送する。
【０００５】このような信号処理回路で取り扱う固定小
数点型のデータ形式を図９に示す。図９において、デー
タ語長はＮビットであり、図中、９０１は符号ビット、
９０２は小数点の位置、９０３は小数点以下のデータを
表すビットである。本例は、小数点以下にＮー１ビット
を割り当てるデータの形式である。音声・画像等の信号
処理は積和演算を多用するため、固定小数点型のマイク
ロプロセッサを使用して音声・画像等の信号処理を行う
場合は、次の図１０を用いて説明するように演算誤差が
問題となる。
数点型のデータ形式を図９に示す。図９において、デー
タ語長はＮビットであり、図中、９０１は符号ビット、
９０２は小数点の位置、９０３は小数点以下のデータを
表すビットである。本例は、小数点以下にＮー１ビット
を割り当てるデータの形式である。音声・画像等の信号
処理は積和演算を多用するため、固定小数点型のマイク
ロプロセッサを使用して音声・画像等の信号処理を行う
場合は、次の図１０を用いて説明するように演算誤差が
問題となる。
【０００６】図１０に固定小数点型マイクロプロセッサ
で乗算を行う場合のデータの様子を示す。図中、１００
１は乗算を行う演算器、１００２は演算器（１００１）
の２つの入力データのうちの一方の入力データ、１００
３は他方の入力データであり、１００４は乗算結果のデ
ータ、１００５は乗算結果データの下位ビットを表す。
図のように、乗算を行うと、乗算結果（１００４）のデ
ータの有効なビット長は入力データのビット長の２倍と
なる。
で乗算を行う場合のデータの様子を示す。図中、１００
１は乗算を行う演算器、１００２は演算器（１００１）
の２つの入力データのうちの一方の入力データ、１００
３は他方の入力データであり、１００４は乗算結果のデ
ータ、１００５は乗算結果データの下位ビットを表す。
図のように、乗算を行うと、乗算結果（１００４）のデ
ータの有効なビット長は入力データのビット長の２倍と
なる。
【０００７】通常、演算結果をメモリに格納する場合
（１００６）や、再び乗算結果を次の乗算に使用する場
合（１００７）は、下位ビット（１００５）に対して丸
めまたは切り捨て処理を行う。そのため、乗算結果のデ
ータがレジスタの下位側に集中しているような小さいデ
ータである程、データをメモリに格納する場合（１００
６）や乗算結果を再び乗算する場合（１００７）に生じ
る演算誤差は大きくなる。従って、固定小数点演算によ
る演算誤差を削減するためには、信号のレベルをオーバ
ーフローが発生しない程度に大きく保つ必要がある。
（１００６）や、再び乗算結果を次の乗算に使用する場
合（１００７）は、下位ビット（１００５）に対して丸
めまたは切り捨て処理を行う。そのため、乗算結果のデ
ータがレジスタの下位側に集中しているような小さいデ
ータである程、データをメモリに格納する場合（１００
６）や乗算結果を再び乗算する場合（１００７）に生じ
る演算誤差は大きくなる。従って、固定小数点演算によ
る演算誤差を削減するためには、信号のレベルをオーバ
ーフローが発生しない程度に大きく保つ必要がある。
【０００８】信号のレベルを適切な値に正規化する従来
技術として、ブロックフローティング処理、すなわち、
複数のデータを一ブロックとしてまとめ、各ブロック単
位でブロック内のデータ（ブロックデータ）中で最大の
データを抽出し、その指数を求め（＝正規化係数算
出）、その指数だけ各ブロックデータをシフトする技術
が用いられている。このように有限個のデータで構成さ
れるブロックデータに対して信号のレベルを適切な値の
正規化するブロックフローティング処理は、次の２つの
処理に分解できる。 （ａ）正規化係数算出処理 （ｂ）ブロックデータ正規化処理
技術として、ブロックフローティング処理、すなわち、
複数のデータを一ブロックとしてまとめ、各ブロック単
位でブロック内のデータ（ブロックデータ）中で最大の
データを抽出し、その指数を求め（＝正規化係数算
出）、その指数だけ各ブロックデータをシフトする技術
が用いられている。このように有限個のデータで構成さ
れるブロックデータに対して信号のレベルを適切な値の
正規化するブロックフローティング処理は、次の２つの
処理に分解できる。 （ａ）正規化係数算出処理 （ｂ）ブロックデータ正規化処理
【０００９】正規化係数とは、ブロックデータにおける
最大値の指数の絶対値のことであり、（ａ）正規化係数
算出処理とは、有限個のデータで構成されているブロッ
クデータから最大値を検出し、その最大値の指数を算出
する処理のことである。また、（ｂ）ブロックデータ正
規化処理とは、正規化係数値だけブロックデータをシフ
トしてデータの正規化を行う処理のことである。従来、
ブロックフローティング処理は、図８で示したハードウ
ェア構成のプロセッサ上で行われている。また、図８に
おける演算器８０１は、ＭＳＢ(Most Significant Bit)
検出処理、および比較・選択処理が可能であり、従来の
正規化係数算出処理はこれらの演算命令の組み合わせで
実現されている。
最大値の指数の絶対値のことであり、（ａ）正規化係数
算出処理とは、有限個のデータで構成されているブロッ
クデータから最大値を検出し、その最大値の指数を算出
する処理のことである。また、（ｂ）ブロックデータ正
規化処理とは、正規化係数値だけブロックデータをシフ
トしてデータの正規化を行う処理のことである。従来、
ブロックフローティング処理は、図８で示したハードウ
ェア構成のプロセッサ上で行われている。また、図８に
おける演算器８０１は、ＭＳＢ(Most Significant Bit)
検出処理、および比較・選択処理が可能であり、従来の
正規化係数算出処理はこれらの演算命令の組み合わせで
実現されている。
【００１０】図１１に、従来の正規化係数算出処理のフ
ローチャートを示す。本例では、比較演算結果を格納す
るレジスタをレジスタＲ１、ブロックデータを格納する
レジスタをレジスタＲ２、レジスタＲ２に格納されてい
るデータのＭＳＢ検出結果を格納するレジスタをレジス
タＲ３とし、ブロックデータのデータ数をＭとして説明
する。
ローチャートを示す。本例では、比較演算結果を格納す
るレジスタをレジスタＲ１、ブロックデータを格納する
レジスタをレジスタＲ２、レジスタＲ２に格納されてい
るデータのＭＳＢ検出結果を格納するレジスタをレジス
タＲ３とし、ブロックデータのデータ数をＭとして説明
する。
【００１１】まず、レジスタＲ１のデータをクリアする
（ステップ１１０１）。次に、１番目のデータがメモリ
からレジスタＲ２に読みだす（ステップ１１０２）。レ
ジスタＲ２に対してＭＳＢ検出処理（ステップ１１０
３）を行い、このＭＳＢ検出処理の結果をレジスタＲ３
に格納する。次に、レジスタＲ１とＲ３に対して比較選
択処理を行う（ステップ１１０４）。比較選択処理を行
った結果をレジスタＲ１に格納する。２番目以降Ｍ番目
のブロックデータに対してＭＳＢ検出処理（ステップ１
１０３）および比較選択処理（ステップ１１０４）を行
うと（ステップ１１１３）、レジスタＲ１のデータが正
規化係数となる。
（ステップ１１０１）。次に、１番目のデータがメモリ
からレジスタＲ２に読みだす（ステップ１１０２）。レ
ジスタＲ２に対してＭＳＢ検出処理（ステップ１１０
３）を行い、このＭＳＢ検出処理の結果をレジスタＲ３
に格納する。次に、レジスタＲ１とＲ３に対して比較選
択処理を行う（ステップ１１０４）。比較選択処理を行
った結果をレジスタＲ１に格納する。２番目以降Ｍ番目
のブロックデータに対してＭＳＢ検出処理（ステップ１
１０３）および比較選択処理（ステップ１１０４）を行
うと（ステップ１１１３）、レジスタＲ１のデータが正
規化係数となる。
【００１２】以下、ステップ１１０３におけるＭＳＢ検
出処理の説明をする。まず、レジスタＲ３のデータをク
リアする（ステップ１１０５）。次に、入力データであ
るレジスタＲ２に対して１ビット算術左シフトを行う
（ステップ１１０６）。この左１ビット算術シフトの結
果、データがオーバーフローした場合は、フラグ８０６
のＶフラグ（オーバーフロー検出フラグ）が「０」から
「１」に変化する（ステップ１１０７）。
出処理の説明をする。まず、レジスタＲ３のデータをク
リアする（ステップ１１０５）。次に、入力データであ
るレジスタＲ２に対して１ビット算術左シフトを行う
（ステップ１１０６）。この左１ビット算術シフトの結
果、データがオーバーフローした場合は、フラグ８０６
のＶフラグ（オーバーフロー検出フラグ）が「０」から
「１」に変化する（ステップ１１０７）。
【００１３】レジスタＲ２のデータがオーバーフローし
なかった場合は、レジスタＲ３の値に整数値「１」を加
算（インクリメント）する（ステップ１１０８）。次
に、レジスタＲ３の値が「Ｎ−１」と等しいかどうかを
確認する（ステップ１１０９）。この処理は、レジスタ
Ｒ３からＮ−１を減算し、その結果が「０」であること
を示すフラグ（Ｚフラグ）をチェックすることによって
実現する。レジスタＲ３のデータがＮ−１と等しくない
場合は、ステップ１１０６〜１１０８の処理を繰り返し
行う。レジスタＲ２のデータがオーバーフローした場合
は、ＭＳＢ検出処理を終了する。このＭＳＢ検出結果が
レジスタＲ３に保持しているデータとなる。
なかった場合は、レジスタＲ３の値に整数値「１」を加
算（インクリメント）する（ステップ１１０８）。次
に、レジスタＲ３の値が「Ｎ−１」と等しいかどうかを
確認する（ステップ１１０９）。この処理は、レジスタ
Ｒ３からＮ−１を減算し、その結果が「０」であること
を示すフラグ（Ｚフラグ）をチェックすることによって
実現する。レジスタＲ３のデータがＮ−１と等しくない
場合は、ステップ１１０６〜１１０８の処理を繰り返し
行う。レジスタＲ２のデータがオーバーフローした場合
は、ＭＳＢ検出処理を終了する。このＭＳＢ検出結果が
レジスタＲ３に保持しているデータとなる。
【００１４】次に、ステップ１１０４における比較選択
処理の説明を行なう。入力データはレジスタＲ３とレジ
スタＲ１に格納しているデータであり、レジスタＲ３の
データがレジスタＲ１のデータよりも小さいときは（ス
テップ１１１０，１１１１）、レジスタＲ３のデータを
レジスタＲ１にコピーする（ステップ１１１２）。また
レジスタＲ３のデータがＲ１のデータよりも大きい場合
には何も行わない。このような比較選択処理の結果がレ
ジスタＲ１に保持するデータとなる。
処理の説明を行なう。入力データはレジスタＲ３とレジ
スタＲ１に格納しているデータであり、レジスタＲ３の
データがレジスタＲ１のデータよりも小さいときは（ス
テップ１１１０，１１１１）、レジスタＲ３のデータを
レジスタＲ１にコピーする（ステップ１１１２）。また
レジスタＲ３のデータがＲ１のデータよりも大きい場合
には何も行わない。このような比較選択処理の結果がレ
ジスタＲ１に保持するデータとなる。
【００１５】このように、従来のブロックフローティン
グ処理における正規化係数の算出では、ブロックデータ
数をＭとすると、ＭＳＢ検出処理をＭ回、比較選択処理
をＭ回行う必要がある。さらに、ＭＳＢ検出処理は、オ
ーバーフローするまで入力データを１ビットずつシフト
し、レジスタＲ３の値をイククリメントするという処理
を行っている。従って、データのビット長をＮとする
と、１データあたりのＭＳＢ検出処理において行われる
シフト演算数およびインクリメント演算数はそれぞれ最
大Ｎ−１回となる。
グ処理における正規化係数の算出では、ブロックデータ
数をＭとすると、ＭＳＢ検出処理をＭ回、比較選択処理
をＭ回行う必要がある。さらに、ＭＳＢ検出処理は、オ
ーバーフローするまで入力データを１ビットずつシフト
し、レジスタＲ３の値をイククリメントするという処理
を行っている。従って、データのビット長をＮとする
と、１データあたりのＭＳＢ検出処理において行われる
シフト演算数およびインクリメント演算数はそれぞれ最
大Ｎ−１回となる。
【００１６】特に、ブロックデータの信号レベルが小さ
い場合は、シフト演算とインクリメント演算の回数が多
くなり、ＭＳＢ検出処理の処理量が増大すると共に、正
規化係数算出処理に要するサイクル数が、データに依存
して変動することになる。また、比較選択処理では、１
ブロックデータ当たり、比較処理と選択処理をそれぞれ
Ｍ回ずつ行う必要がある。そして最後に、ブロックデー
タ正規化処理は、算出した正規化係数データをシフト数
として各々のブロックデータをシフトするため、Ｍ回の
シフト演算が必要である。
い場合は、シフト演算とインクリメント演算の回数が多
くなり、ＭＳＢ検出処理の処理量が増大すると共に、正
規化係数算出処理に要するサイクル数が、データに依存
して変動することになる。また、比較選択処理では、１
ブロックデータ当たり、比較処理と選択処理をそれぞれ
Ｍ回ずつ行う必要がある。そして最後に、ブロックデー
タ正規化処理は、算出した正規化係数データをシフト数
として各々のブロックデータをシフトするため、Ｍ回の
シフト演算が必要である。
【００１７】このように、ブロックフローティング処理
の処理量はブロックデータの数に比例する。従って、ブ
ロックフローティング処理の処理量を削減するために
は、１データあたりの演算量を削減する必要がある。ま
た、ブロックフローティング処理の処理量の大部分を占
めているのは正規化係数算出処理であるため、正規化係
数算出処理の処理量を削減するような演算処理技術を提
供すれば、ブロックフローティング処理の処理量を削減
できる。
の処理量はブロックデータの数に比例する。従って、ブ
ロックフローティング処理の処理量を削減するために
は、１データあたりの演算量を削減する必要がある。ま
た、ブロックフローティング処理の処理量の大部分を占
めているのは正規化係数算出処理であるため、正規化係
数算出処理の処理量を削減するような演算処理技術を提
供すれば、ブロックフローティング処理の処理量を削減
できる。
【００１８】しかし、上述したように、従来の技術で
は、正規化係数算出処理を行うために、ＭＳＢ検出処
理、および比較選択処理をそれぞれブロックデータ数と
等しい回数だけ行う必要がある。ＭＳＢ検出処理は、シ
フト演算および、インクリメント演算で構成され、デー
タビット長をＮとすると、それぞれの演算を１データ当
たり最大Ｎ−１回行う必要がある。このため、従来の正
規化演算処理技術では、処理量が大きくなるという問題
があった。また、従来の正規化係数算出処理技術では、
比較選択処理を必要とするため、条件分岐が必要とな
り、動作内容に対して実行サイクル数が大きくなるとい
う問題がある。
は、正規化係数算出処理を行うために、ＭＳＢ検出処
理、および比較選択処理をそれぞれブロックデータ数と
等しい回数だけ行う必要がある。ＭＳＢ検出処理は、シ
フト演算および、インクリメント演算で構成され、デー
タビット長をＮとすると、それぞれの演算を１データ当
たり最大Ｎ−１回行う必要がある。このため、従来の正
規化演算処理技術では、処理量が大きくなるという問題
があった。また、従来の正規化係数算出処理技術では、
比較選択処理を必要とするため、条件分岐が必要とな
り、動作内容に対して実行サイクル数が大きくなるとい
う問題がある。
【００１９】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、ブロックフローティング処理の
処理量の大部分を占めている正規化係数算出処理の処理
量を削減することができない点である。本発明の目的
は、これら従来技術の課題を解決し、ブロックフローテ
ィング処理の処理量を削減でき、音声・画像等のデジタ
ル信号処理を行う固定小数点型マイクロプロセッサの性
能向上を可能とするブロックフローティング処理システ
ムおよび方法を提供することである。
点は、従来の技術では、ブロックフローティング処理の
処理量の大部分を占めている正規化係数算出処理の処理
量を削減することができない点である。本発明の目的
は、これら従来技術の課題を解決し、ブロックフローテ
ィング処理の処理量を削減でき、音声・画像等のデジタ
ル信号処理を行う固定小数点型マイクロプロセッサの性
能向上を可能とするブロックフローティング処理システ
ムおよび方法を提供することである。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のブロックフローティング処理システムは、
（１）ブロック内のデータの絶対値を求める絶対値変換
回路１０２と、二つの入力データの論理和演算を行なう
論理和回路１０３と、この論理和回路１０３の出力を記
憶するデータ保持手段１０４（レジスタＲ１）とを少な
くとも有し、絶対値変換回路１０２の出力を論理和回路
１０３の一方の入力に接続し、この論理和回路１０３の
他方の入力に、レジスタＲ１（１０４）の出力を接続
し、この論理和回路１０３による、絶対値変換回路１０
２の出力データとレジスタＲ１（１０４）の出力との論
理和演算結果データをレジスタＲ１（１０４）に再び格
納し、一ブロック内の全データから得られた論理和演算
結果データに対してＭＳＢ検出を行ない正規化係数を求
めることを特徴とする。また、（２）上記（１）に記載
のブロックフローティング処理システムにおいて、絶対
値変換回路１０２と論理和回路１０３とを一体化して演
算器１０１を構成し、この演算器１０１は、ブロック内
のデータとレジスタＲ１（１０４）に格納したデータと
を二つの入力とし、絶対値演算と論理和演算を一動作ス
テップで一括して行なうことを特徴とする。また、
（３）動作サイクル毎にデータの絶対値の算出処理と二
入力データの論理和演算処理を切り替えて行なう算術論
理演算器６０１と、この算術論理演算器６０１の絶対値
算出結果を格納するレジスタＲ４（６０６）と、算術論
理演算器６０１の論理和演算結果を格納するレジスタＲ
１（６０３）とを少なくとも有し、算術論理演算器６０
１の入力にレジスタＲ１，Ｒ４（６０３，６０６）のそ
れぞれの出力を接続し、算術論理演算器６０１は、第１
の動作サイクルでブロック内の一つのデータの絶対値を
算出してレジスタＲ４（６０６）に出力し、次の第２の
動作サイクルでレジスタＲ１，Ｒ４（６０３，６０６）
のそれぞれの出力の論理和演算を行ない、この論理和演
算結果データを、レジスタＲ１（６０３）に再び格納
し、一ブロック内の全データに対する算術論理演算器６
０１による論理和演算の結果データのＭＳＢ検出を行な
い正規化係数を求めることを特徴とする。また、（４）
ブロック内の全てのデータの絶対値の論理和演算を行な
う演算処理装置１００と、この演算処理装置１００によ
る演算結果データの有効数字の最上位桁からＭＳＢまで
の桁の差を、正規化係数として求める係数算出手段（算
術論理演算器２０１）とを少なくとも有することを特徴
とする。また、（５）上記（４）に記載のブロックフロ
ーティング処理システムにおいて、算術論理演算器２０
１は、演算処理装置１００による演算結果データを、Ｍ
ＳＢが「１」になるまで順次に左シフトさせ、このシフ
ト回数をカウントし、このカウントした回数を正規化係
数とすることを特徴とする。また、（６）上記（４）、
もしくは、（５）のいずれかに記載のブロックフローテ
ィング処理システムにおいて、演算処理装置１００は、
ブロック内の各データを順次に絶対値変換する絶対値変
換回路１０２と、この絶対値変換回路１０２による絶対
値変換結果を一入力端に入力し、他入力端からのデータ
との論理和演算を行なう論理和回路１０３と、この論理
和回路１０３による論理和演算結果を記憶すると共に、
この記憶した論理和演算結果を論理和回路１０３の他入
力端に出力する保持手段（レジスタＲ１（１０４））と
を少なくとも有し、論理和回路１０３による絶対値変換
回路１０２からの新たな絶対値変換結果とレジスタＲ１
（１０４）からの前回の論理和演算結果との論理和演算
を、ブロック内の全データに対して順次に繰り返し、レ
ジスタＲ１（１０４）に最終的に記憶した論理和演算結
果を、算術論理演算器２０１に出力することを特徴とす
る。また、（７）上記（６）に記載のブロックフローテ
ィング処理システムにおいて、絶対値変換回路１０２
は、データのビット列に各々対応した複数のＸＯＲゲー
ト４０１および半加算器４０２からなり、論理和回路１
０３は、データのビット列に各々対応した複数のＯＲゲ
ート５０１からなり、各ＸＯＲゲート４０１に、データ
のＭＳＢと各々対応する各ビットを入力し、この各ＸＯ
Ｒゲート４０１の出力を、ビット列で対応する各半加算
器４０２の一入力端に出力し、データのＭＳＬに対応す
る半加算器４０２の他入力端に、このデータのＭＳＬの
ビットを入力し、このＭＳＬ対応の半加算器以外の半加
算器４０２の他入力端に、下位の半加算器４０２の一出
力端を接続し、この各半加算器４０２の他出力端を、ビ
ット列で対応する各ＯＲゲート５０１の一入力端に接続
し、このＯＲゲート５０１の他入力端に、レジスタＲ１
（１０４）に記憶した前回の論理和演算結果の各ビット
を入力することを特徴とする。また、（８）ブロック内
の各データの絶対値の算出および２入力の論理和演算
を、外部からの指示信号に基づき第１、第２の動作サイ
クル毎に交互に切り替えて行なう算術論理演算器６０１
と、この算術論理演算器６０１で算出した絶対値を格納
するレジスタＲ４（６０６）と、算術論理演算器６０１
の論理和演算結果を格納するレジスタＲ１（６０３）と
を少なくとも有し、算術論理演算器６０１により、第１
の動作サイクルでの、ブロック内の一データの絶対値の
算出とこの算出した絶対値のレジスタＲ４（６０６）へ
の格納、第２の動作サイクルでの、レジスタＲ４（６０
６）に格納した絶対値とレジスタＲ１（６０３）に格納
した前回の論理和演算結果との論理和演算およびこの論
理和演算結果のレジスタＲ１（６０３）への格納を、ブ
ロック内の全データ分繰り返し、レジスタＲ１（６０
３）に最終的に格納した論理和演算結果データの有効数
字の最上位桁からＭＳＢまでの桁の差を、正規化係数と
して求めることを特徴とする。また、本発明のブロック
フローティング処理方法は、（９）各データを絶対値に
変換するステップと、この絶対値変換した全てのデータ
から、有効数字が存在する最も上位の桁を求めるステッ
プと、このブロック内で最も上位の桁に有る有効数字を
ＭＳＢにシフトさせるステップとを少なくとも有し、シ
フト量を正規化係数として求めることを特徴とする。ま
た、（１０）上記（９）に記載のブロックフローティン
グ処理方法において、ブロック内の最初のデータと二番
目のデータを絶対値に変換し、各絶対値の論理和演算を
行ない、ブロック内の三番目のデータを絶対値に変換
し、この三番目のデータの絶対値と前回行なわれた最初
のデータと二番目のデータの各絶対値の論理和演算結果
との論理和演算を行ない、以下、四番目のデータから最
後のデータまで、絶対値の変換、および、この変換した
絶対値と前回の論理和演算結果との論理和演算を繰返し
て行ない、有効数字が存在する最も上位の桁を求めるこ
とを特徴とする。
め、本発明のブロックフローティング処理システムは、
（１）ブロック内のデータの絶対値を求める絶対値変換
回路１０２と、二つの入力データの論理和演算を行なう
論理和回路１０３と、この論理和回路１０３の出力を記
憶するデータ保持手段１０４（レジスタＲ１）とを少な
くとも有し、絶対値変換回路１０２の出力を論理和回路
１０３の一方の入力に接続し、この論理和回路１０３の
他方の入力に、レジスタＲ１（１０４）の出力を接続
し、この論理和回路１０３による、絶対値変換回路１０
２の出力データとレジスタＲ１（１０４）の出力との論
理和演算結果データをレジスタＲ１（１０４）に再び格
納し、一ブロック内の全データから得られた論理和演算
結果データに対してＭＳＢ検出を行ない正規化係数を求
めることを特徴とする。また、（２）上記（１）に記載
のブロックフローティング処理システムにおいて、絶対
値変換回路１０２と論理和回路１０３とを一体化して演
算器１０１を構成し、この演算器１０１は、ブロック内
のデータとレジスタＲ１（１０４）に格納したデータと
を二つの入力とし、絶対値演算と論理和演算を一動作ス
テップで一括して行なうことを特徴とする。また、
（３）動作サイクル毎にデータの絶対値の算出処理と二
入力データの論理和演算処理を切り替えて行なう算術論
理演算器６０１と、この算術論理演算器６０１の絶対値
算出結果を格納するレジスタＲ４（６０６）と、算術論
理演算器６０１の論理和演算結果を格納するレジスタＲ
１（６０３）とを少なくとも有し、算術論理演算器６０
１の入力にレジスタＲ１，Ｒ４（６０３，６０６）のそ
れぞれの出力を接続し、算術論理演算器６０１は、第１
の動作サイクルでブロック内の一つのデータの絶対値を
算出してレジスタＲ４（６０６）に出力し、次の第２の
動作サイクルでレジスタＲ１，Ｒ４（６０３，６０６）
のそれぞれの出力の論理和演算を行ない、この論理和演
算結果データを、レジスタＲ１（６０３）に再び格納
し、一ブロック内の全データに対する算術論理演算器６
０１による論理和演算の結果データのＭＳＢ検出を行な
い正規化係数を求めることを特徴とする。また、（４）
ブロック内の全てのデータの絶対値の論理和演算を行な
う演算処理装置１００と、この演算処理装置１００によ
る演算結果データの有効数字の最上位桁からＭＳＢまで
の桁の差を、正規化係数として求める係数算出手段（算
術論理演算器２０１）とを少なくとも有することを特徴
とする。また、（５）上記（４）に記載のブロックフロ
ーティング処理システムにおいて、算術論理演算器２０
１は、演算処理装置１００による演算結果データを、Ｍ
ＳＢが「１」になるまで順次に左シフトさせ、このシフ
ト回数をカウントし、このカウントした回数を正規化係
数とすることを特徴とする。また、（６）上記（４）、
もしくは、（５）のいずれかに記載のブロックフローテ
ィング処理システムにおいて、演算処理装置１００は、
ブロック内の各データを順次に絶対値変換する絶対値変
換回路１０２と、この絶対値変換回路１０２による絶対
値変換結果を一入力端に入力し、他入力端からのデータ
との論理和演算を行なう論理和回路１０３と、この論理
和回路１０３による論理和演算結果を記憶すると共に、
この記憶した論理和演算結果を論理和回路１０３の他入
力端に出力する保持手段（レジスタＲ１（１０４））と
を少なくとも有し、論理和回路１０３による絶対値変換
回路１０２からの新たな絶対値変換結果とレジスタＲ１
（１０４）からの前回の論理和演算結果との論理和演算
を、ブロック内の全データに対して順次に繰り返し、レ
ジスタＲ１（１０４）に最終的に記憶した論理和演算結
果を、算術論理演算器２０１に出力することを特徴とす
る。また、（７）上記（６）に記載のブロックフローテ
ィング処理システムにおいて、絶対値変換回路１０２
は、データのビット列に各々対応した複数のＸＯＲゲー
ト４０１および半加算器４０２からなり、論理和回路１
０３は、データのビット列に各々対応した複数のＯＲゲ
ート５０１からなり、各ＸＯＲゲート４０１に、データ
のＭＳＢと各々対応する各ビットを入力し、この各ＸＯ
Ｒゲート４０１の出力を、ビット列で対応する各半加算
器４０２の一入力端に出力し、データのＭＳＬに対応す
る半加算器４０２の他入力端に、このデータのＭＳＬの
ビットを入力し、このＭＳＬ対応の半加算器以外の半加
算器４０２の他入力端に、下位の半加算器４０２の一出
力端を接続し、この各半加算器４０２の他出力端を、ビ
ット列で対応する各ＯＲゲート５０１の一入力端に接続
し、このＯＲゲート５０１の他入力端に、レジスタＲ１
（１０４）に記憶した前回の論理和演算結果の各ビット
を入力することを特徴とする。また、（８）ブロック内
の各データの絶対値の算出および２入力の論理和演算
を、外部からの指示信号に基づき第１、第２の動作サイ
クル毎に交互に切り替えて行なう算術論理演算器６０１
と、この算術論理演算器６０１で算出した絶対値を格納
するレジスタＲ４（６０６）と、算術論理演算器６０１
の論理和演算結果を格納するレジスタＲ１（６０３）と
を少なくとも有し、算術論理演算器６０１により、第１
の動作サイクルでの、ブロック内の一データの絶対値の
算出とこの算出した絶対値のレジスタＲ４（６０６）へ
の格納、第２の動作サイクルでの、レジスタＲ４（６０
６）に格納した絶対値とレジスタＲ１（６０３）に格納
した前回の論理和演算結果との論理和演算およびこの論
理和演算結果のレジスタＲ１（６０３）への格納を、ブ
ロック内の全データ分繰り返し、レジスタＲ１（６０
３）に最終的に格納した論理和演算結果データの有効数
字の最上位桁からＭＳＢまでの桁の差を、正規化係数と
して求めることを特徴とする。また、本発明のブロック
フローティング処理方法は、（９）各データを絶対値に
変換するステップと、この絶対値変換した全てのデータ
から、有効数字が存在する最も上位の桁を求めるステッ
プと、このブロック内で最も上位の桁に有る有効数字を
ＭＳＢにシフトさせるステップとを少なくとも有し、シ
フト量を正規化係数として求めることを特徴とする。ま
た、（１０）上記（９）に記載のブロックフローティン
グ処理方法において、ブロック内の最初のデータと二番
目のデータを絶対値に変換し、各絶対値の論理和演算を
行ない、ブロック内の三番目のデータを絶対値に変換
し、この三番目のデータの絶対値と前回行なわれた最初
のデータと二番目のデータの各絶対値の論理和演算結果
との論理和演算を行ない、以下、四番目のデータから最
後のデータまで、絶対値の変換、および、この変換した
絶対値と前回の論理和演算結果との論理和演算を繰返し
て行ない、有効数字が存在する最も上位の桁を求めるこ
とを特徴とする。
【００２１】
【発明の実施の形態】本発明においては、ブロックデー
タを絶対値演算した後にブロックデータの論理和をとる
ので、正規化係数の算出に比較・選択処理を用いる必要
がない。さらに、ＭＳＢ検出処理は、ブロックデータの
論理和結果に対してだけ行うので、ＭＳＢ検出回数は１
回で済む。従って、ブロックデータの数をＭとすると、
ＭＳＢ検出処理量は、従来技術と比較するとＭ分の１と
なる。
タを絶対値演算した後にブロックデータの論理和をとる
ので、正規化係数の算出に比較・選択処理を用いる必要
がない。さらに、ＭＳＢ検出処理は、ブロックデータの
論理和結果に対してだけ行うので、ＭＳＢ検出回数は１
回で済む。従って、ブロックデータの数をＭとすると、
ＭＳＢ検出処理量は、従来技術と比較するとＭ分の１と
なる。
【００２２】また、本発明では、ブロック内の全データ
の絶対値の論理和演算結果により得られる最大値に対し
てＭＳＢの検出を行うため、ＭＳＢ検出処理も最小の処
理量で済む。この結果、正規化係数の算出を高速に行な
うことができる。また、このような正規化係数の算出処
理を専用に行う演算器は、絶対値化処理と論理演算のみ
で構成されるため、容易に１ステップで動作する専用回
路の構築が可能であり、かつ回路規模も小さくすること
ができる。このことから、従来の演算器に、新たに正規
化係数算出処理専用の演算器を付加することで、さらに
高速なブロックフローティング処理が可能となる。
の絶対値の論理和演算結果により得られる最大値に対し
てＭＳＢの検出を行うため、ＭＳＢ検出処理も最小の処
理量で済む。この結果、正規化係数の算出を高速に行な
うことができる。また、このような正規化係数の算出処
理を専用に行う演算器は、絶対値化処理と論理演算のみ
で構成されるため、容易に１ステップで動作する専用回
路の構築が可能であり、かつ回路規模も小さくすること
ができる。このことから、従来の演算器に、新たに正規
化係数算出処理専用の演算器を付加することで、さらに
高速なブロックフローティング処理が可能となる。
【００２３】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明のブロックフローティング処
理システムの本発明に係る構成の第１の実施例を示すブ
ロック図であり、図２は、図１におけるブロックフロー
ティング処理システムに設けた本発明に係る演算処理装
置の詳細構成を示すブロック図である。図２において、
１０１は絶対値演算および論理和演算を行う演算器であ
り、演算器１０１の入力データ数は「２」、出力データ
数は「１」である。演算器１０１は、絶対値変換回路１
０２と論理和回路１０３で構成されている。
説明する。図１は、本発明のブロックフローティング処
理システムの本発明に係る構成の第１の実施例を示すブ
ロック図であり、図２は、図１におけるブロックフロー
ティング処理システムに設けた本発明に係る演算処理装
置の詳細構成を示すブロック図である。図２において、
１０１は絶対値演算および論理和演算を行う演算器であ
り、演算器１０１の入力データ数は「２」、出力データ
数は「１」である。演算器１０１は、絶対値変換回路１
０２と論理和回路１０３で構成されている。
【００２４】また、１０４、１０５はデータを保持する
レジスタＲ１、レジスタＲ２であり、レジスタＲ１およ
びレジスタＲ２の出力を、演算器１０１の入力に接続し
ている。また、レジスタＲ１の入力を演算器１０１の出
力に接続しており、論理和回路１０３の論理演算結果の
データを保持する。レジスタＲ２のデータは、演算器１
０１の絶対値変換回路１０２に入力される。絶対値変換
回路１０２は、レジスタＲ２からのデータに対して絶対
値変換を行った後、論理和回路１０３の一方の入力側に
出力する。論理和回路１０３のもう一方の入力は、レジ
スタＲ１の出力と接続され、論理和回路１０３による二
つの入力データの論理演算結果は再びレジスタＲ１に保
持される。
レジスタＲ１、レジスタＲ２であり、レジスタＲ１およ
びレジスタＲ２の出力を、演算器１０１の入力に接続し
ている。また、レジスタＲ１の入力を演算器１０１の出
力に接続しており、論理和回路１０３の論理演算結果の
データを保持する。レジスタＲ２のデータは、演算器１
０１の絶対値変換回路１０２に入力される。絶対値変換
回路１０２は、レジスタＲ２からのデータに対して絶対
値変換を行った後、論理和回路１０３の一方の入力側に
出力する。論理和回路１０３のもう一方の入力は、レジ
スタＲ１の出力と接続され、論理和回路１０３による二
つの入力データの論理演算結果は再びレジスタＲ１に保
持される。
【００２５】このような構成の演算処理装置を設けた本
発明のブロックフローティング処理システムの一実施例
を、図１を用いて説明する。図１において、２０１は入
力データ数が「２」、出力データ数が「１」の算術論理
演算器である。この算術論理演算器２０１は、通常の算
術演算、論理演算およびシフト演算を行う。２０２は算
術論理演算器２０１の演算結果の状態を示すフラグであ
り、Ｃ、Ｖ、Ｚ、Ｎの４種類で構成されている。Ｃフラ
グは演算の結果、最上位ビットから桁上げがあったかど
うかを示すフラグである。Ｖフラグは演算結果にオーバ
ーフローが生じたか否かを示すフラグである。Ｚフラグ
は演算結果の全てのビットが「０」になったかどうかを
示すフラグである。Ｎフラグは演算結果の最上位ビット
を示すフラグである。
発明のブロックフローティング処理システムの一実施例
を、図１を用いて説明する。図１において、２０１は入
力データ数が「２」、出力データ数が「１」の算術論理
演算器である。この算術論理演算器２０１は、通常の算
術演算、論理演算およびシフト演算を行う。２０２は算
術論理演算器２０１の演算結果の状態を示すフラグであ
り、Ｃ、Ｖ、Ｚ、Ｎの４種類で構成されている。Ｃフラ
グは演算の結果、最上位ビットから桁上げがあったかど
うかを示すフラグである。Ｖフラグは演算結果にオーバ
ーフローが生じたか否かを示すフラグである。Ｚフラグ
は演算結果の全てのビットが「０」になったかどうかを
示すフラグである。Ｎフラグは演算結果の最上位ビット
を示すフラグである。
【００２６】２０３は算術論理演算器２０１の演算結果
を保持するレジスタＲ３であり、２０５はブロックデー
タが格納されているメモリである。算術論理演算器２０
１の入出力データは、レジスタＲ１、レジスタＲ２、レ
ジスタＲ３に保持される。演算処理装置１００の演算結
果を保持するレジスタＲ１１０４の出力は算術論理演算
器２０１の入力と接続している。本図１で示す演算処理
装置１００を使用して正規化演算処理を行う動作説明を
図３を用いて説明する。
を保持するレジスタＲ３であり、２０５はブロックデー
タが格納されているメモリである。算術論理演算器２０
１の入出力データは、レジスタＲ１、レジスタＲ２、レ
ジスタＲ３に保持される。演算処理装置１００の演算結
果を保持するレジスタＲ１１０４の出力は算術論理演算
器２０１の入力と接続している。本図１で示す演算処理
装置１００を使用して正規化演算処理を行う動作説明を
図３を用いて説明する。
【００２７】図３は、図１におけるブロックフローティ
ング処理システムの本発明に係る処理動作例を示すフロ
ーチャートである。本例では、ブロックデータ数をＭと
する。ここで、論理和演算結果を保持するレジスタをレ
ジスタＲ１とし、メモリからブロックデータを転送する
レジスタをレジスタＲ２とする。まず、レジスタＲ１の
データをクリアし（ステップ３０１）、ブロックデータ
をメモリからレジスタＲ２に転送する（ステップ３０
２）。
ング処理システムの本発明に係る処理動作例を示すフロ
ーチャートである。本例では、ブロックデータ数をＭと
する。ここで、論理和演算結果を保持するレジスタをレ
ジスタＲ１とし、メモリからブロックデータを転送する
レジスタをレジスタＲ２とする。まず、レジスタＲ１の
データをクリアし（ステップ３０１）、ブロックデータ
をメモリからレジスタＲ２に転送する（ステップ３０
２）。
【００２８】レジスタＲ１，Ｒ２のデータを図１の演算
器１０１に入力し（ステップ３０３）、ＭＳＢ検出前処
理を行う（ステップ３０４）。このＭＳＢ検出前処理で
は、まず、レジスタＲ２のデータを図２の絶対値変換回
路１０２に入力して絶対値変換処理を行う（ステップ３
０５）。すなわち、図２の絶対値変換回路１０２は、デ
ータの符号ビットを検出し、符号が負の場合（符号ビッ
トの値が「１」のとき）は正の数に反転させる。次に、
図２の論理和回路１０３により、この絶対値変換回路１
０２の出力データとレジスタＲ２に保持したデータに対
して論理和演算を行う（ステップ３０６）。
器１０１に入力し（ステップ３０３）、ＭＳＢ検出前処
理を行う（ステップ３０４）。このＭＳＢ検出前処理で
は、まず、レジスタＲ２のデータを図２の絶対値変換回
路１０２に入力して絶対値変換処理を行う（ステップ３
０５）。すなわち、図２の絶対値変換回路１０２は、デ
ータの符号ビットを検出し、符号が負の場合（符号ビッ
トの値が「１」のとき）は正の数に反転させる。次に、
図２の論理和回路１０３により、この絶対値変換回路１
０２の出力データとレジスタＲ２に保持したデータに対
して論理和演算を行う（ステップ３０６）。
【００２９】そして、この論理和演算結果、すなわちＭ
ＳＢ検出前処理の結果を、レジスタＲ１に出力する（ス
テップ３０７）。２番目以降Ｍ番目のブロックデータに
対して、上述のステップ３０２〜３０７までの処理を行
う（ステップ３０８）。このようにして、一ブロック内
の全てのブロックデータについて、ステップ３０５〜３
０７の処理を行った結果のデータを、レジスタＲ１に格
納する。
ＳＢ検出前処理の結果を、レジスタＲ１に出力する（ス
テップ３０７）。２番目以降Ｍ番目のブロックデータに
対して、上述のステップ３０２〜３０７までの処理を行
う（ステップ３０８）。このようにして、一ブロック内
の全てのブロックデータについて、ステップ３０５〜３
０７の処理を行った結果のデータを、レジスタＲ１に格
納する。
【００３０】このレジスタＲ１に格納したデータに対し
て、図１の算術論理演算器２０１により、以下のように
してＭＳＢの検出処理を行う（ステップ３０９）。ま
ず、レジスタＲ３のデータをクリアする（ステップ３１
０）。ここで、ブロックデータ中に負の最大値が含まれ
ている場合、ステップ３０５の処理で正の数に反転させ
ても再び符号ビットが「１」となる。例えば、データの
ビット数を８ビットとすると負の最大値は「−１２８」
であり、二進数では「１０００ ００００」である。こ
のデータを正の数に反転すると再び「１０００ ０００
０」となる。このような場合に対処するために、本実施
例では、まず、レジスタＲ１のデータのＭＳＢをチェッ
クする。これは、レジスタＲ１のデータに「０」を加算
し（ステップ３１１）、図１におけるフラグ２０２のＮ
フラグをチェックする（ステップ３１２）ことで実現で
きる。
て、図１の算術論理演算器２０１により、以下のように
してＭＳＢの検出処理を行う（ステップ３０９）。ま
ず、レジスタＲ３のデータをクリアする（ステップ３１
０）。ここで、ブロックデータ中に負の最大値が含まれ
ている場合、ステップ３０５の処理で正の数に反転させ
ても再び符号ビットが「１」となる。例えば、データの
ビット数を８ビットとすると負の最大値は「−１２８」
であり、二進数では「１０００ ００００」である。こ
のデータを正の数に反転すると再び「１０００ ０００
０」となる。このような場合に対処するために、本実施
例では、まず、レジスタＲ１のデータのＭＳＢをチェッ
クする。これは、レジスタＲ１のデータに「０」を加算
し（ステップ３１１）、図１におけるフラグ２０２のＮ
フラグをチェックする（ステップ３１２）ことで実現で
きる。
【００３１】この符号ビット（Ｎフラグ）の値が「１」
である場合は、ＭＳＢ検出処理を終了し、レジスタＲ３
に格納しているデータ、すなわち「０」を正規化係数値
として出力する（ステップ３１６）。また、符号ビット
の値が「０」の場合は、レジスタＲ１のデータに対して
１ビット算術シフト演算を行う（ステップ３１３）。こ
の演算結果の状態は、図１の算術論理演算器２０１のフ
ラグ２０２のＮフラグに反映され、このＮフラグの符号
ビットの値が「１」である場合は、ＭＳＢ検出処理を終
了し、レジスタＲ３に格納しているデータ、すなわち
「０」を正規化係数値とする（ステップ３１６）。
である場合は、ＭＳＢ検出処理を終了し、レジスタＲ３
に格納しているデータ、すなわち「０」を正規化係数値
として出力する（ステップ３１６）。また、符号ビット
の値が「０」の場合は、レジスタＲ１のデータに対して
１ビット算術シフト演算を行う（ステップ３１３）。こ
の演算結果の状態は、図１の算術論理演算器２０１のフ
ラグ２０２のＮフラグに反映され、このＮフラグの符号
ビットの値が「１」である場合は、ＭＳＢ検出処理を終
了し、レジスタＲ３に格納しているデータ、すなわち
「０」を正規化係数値とする（ステップ３１６）。
【００３２】ステップ３１４の処理において、符号ビッ
トの値が「０」である場合は、レジスタＲ３に「１」を
加算する処理（インクリメント演算処理）を行う（ステ
ップ３１５）。そして、この符号ビットの値として
「１」を検出するまでステップ３１３〜３１５の処理を
繰り返す。このようにして符号ビットの値として「１」
を検出した場合、ステップ３１６のＭＳＢ検出処理終了
となり、ＭＳＢ検出結果はレジスタＲ３に保持している
データとなる。このレジスタＲ３に保持したデータが正
規化係数である。
トの値が「０」である場合は、レジスタＲ３に「１」を
加算する処理（インクリメント演算処理）を行う（ステ
ップ３１５）。そして、この符号ビットの値として
「１」を検出するまでステップ３１３〜３１５の処理を
繰り返す。このようにして符号ビットの値として「１」
を検出した場合、ステップ３１６のＭＳＢ検出処理終了
となり、ＭＳＢ検出結果はレジスタＲ３に保持している
データとなる。このレジスタＲ３に保持したデータが正
規化係数である。
【００３３】このような手順で算出した正規化係数値を
シフト量として、ブロックデータ正規化処理を行う。ま
ず、レジスタＲ３のデータに「０」を加算し、演算結果
を再びレジスタＲ３に格納する。レジスタＲ３のデータ
が「０」と等しい場合は、図１の演算器２０１のフラグ
２０２のＺフラグが「０」から「１」に変化する。レジ
スタＲ３のデータが「０」と等しい場合、ブロックデー
タ正規化処理は行わない。レジスタＲ３のデータが
「０」と等しくない場合は、メモリに格納しれているブ
ロックデータをレジスタＲ２に転送する。次に、レジス
タＲ２のデータに対して正規化係数の値だけ算術シフト
を行う。この算術シフト処理を全てのブロックデータに
対して行い、ブロックフローティング処理を終了する。
シフト量として、ブロックデータ正規化処理を行う。ま
ず、レジスタＲ３のデータに「０」を加算し、演算結果
を再びレジスタＲ３に格納する。レジスタＲ３のデータ
が「０」と等しい場合は、図１の演算器２０１のフラグ
２０２のＺフラグが「０」から「１」に変化する。レジ
スタＲ３のデータが「０」と等しい場合、ブロックデー
タ正規化処理は行わない。レジスタＲ３のデータが
「０」と等しくない場合は、メモリに格納しれているブ
ロックデータをレジスタＲ２に転送する。次に、レジス
タＲ２のデータに対して正規化係数の値だけ算術シフト
を行う。この算術シフト処理を全てのブロックデータに
対して行い、ブロックフローティング処理を終了する。
【００３４】図４は、図２における絶対値変換回路の一
構成例を示すブロック図である。本図４においては、例
として、４ビットデータ演算器を示す。データのＭＳＢ
(Most Significant Bit)、ＬＳＢ(Least Significant B
it)は図のようになり、符号ビットはＭＳＢにある。図
中、４０１はＸＯＲゲート、４０２は半加算器である。
このような構成により、図１におけるメモリ２０５から
レジスタＲ２（１０５）にデータを読み出し、レジスタ
Ｒ２から各ＸＯＲゲート４０１にデータを入力すると、
入力データの符号ビット（ＭＳＢ）が負すなわち「１」
の場合、入力データは「２」の補数表現に「１」を加え
た値、つまり入力データの絶対値を、半加算器４０２か
ら出力する。また、入力データの符号ビットが正すなわ
ち「０」の場合、半加算器４０２から入力データをその
まま出力する。
構成例を示すブロック図である。本図４においては、例
として、４ビットデータ演算器を示す。データのＭＳＢ
(Most Significant Bit)、ＬＳＢ(Least Significant B
it)は図のようになり、符号ビットはＭＳＢにある。図
中、４０１はＸＯＲゲート、４０２は半加算器である。
このような構成により、図１におけるメモリ２０５から
レジスタＲ２（１０５）にデータを読み出し、レジスタ
Ｒ２から各ＸＯＲゲート４０１にデータを入力すると、
入力データの符号ビット（ＭＳＢ）が負すなわち「１」
の場合、入力データは「２」の補数表現に「１」を加え
た値、つまり入力データの絶対値を、半加算器４０２か
ら出力する。また、入力データの符号ビットが正すなわ
ち「０」の場合、半加算器４０２から入力データをその
まま出力する。
【００３５】図５は、図２における論理和演算回路の一
構成例を示すブロック図である。本例では、４ビットデ
ータ演算器を示す。本図５において、５０１はＯＲゲー
トである。各ＯＲゲート５０１の入力データの一方は、
図１，２におけるレジスタＲ２（１０５）に保持してい
たデータを絶対値変換したデータであり、もう一方は図
１，２におけるレジスタＲ１（１０４）に保持したデー
タである。この２つの入力データに対して論理和演算を
行い、その論理和演算結果を、図１，２におけるレジス
タＲ１（１０４）に、再度、格納する。
構成例を示すブロック図である。本例では、４ビットデ
ータ演算器を示す。本図５において、５０１はＯＲゲー
トである。各ＯＲゲート５０１の入力データの一方は、
図１，２におけるレジスタＲ２（１０５）に保持してい
たデータを絶対値変換したデータであり、もう一方は図
１，２におけるレジスタＲ１（１０４）に保持したデー
タである。この２つの入力データに対して論理和演算を
行い、その論理和演算結果を、図１，２におけるレジス
タＲ１（１０４）に、再度、格納する。
【００３６】図１〜図５で示したブロックフローティン
グ処理によると、ブロックデータ数をＭとした場合、正
規化係数算出にかかる処理量は絶対値演算がＭ回、論理
和演算がＭ回、ＭＳＢ検出処理が１回であり、比較・選
択処理を行う必要はない。また、ＭＳＢ検出処理は、最
大値のデータに対して行っているため、ＭＳＢ検出にか
かる処理量も最小である。また、図４で示したＸＯＲゲ
ート４０１と半加算器４０２からなる絶対値変換回路の
出力と、図５で示したＯＲゲート５０１からなる論理和
回路の入力を接続すると、図１で示した演算処理装置１
００は、絶対値変換回路と論理和回路を一体化した構成
となる。
グ処理によると、ブロックデータ数をＭとした場合、正
規化係数算出にかかる処理量は絶対値演算がＭ回、論理
和演算がＭ回、ＭＳＢ検出処理が１回であり、比較・選
択処理を行う必要はない。また、ＭＳＢ検出処理は、最
大値のデータに対して行っているため、ＭＳＢ検出にか
かる処理量も最小である。また、図４で示したＸＯＲゲ
ート４０１と半加算器４０２からなる絶対値変換回路の
出力と、図５で示したＯＲゲート５０１からなる論理和
回路の入力を接続すると、図１で示した演算処理装置１
００は、絶対値変換回路と論理和回路を一体化した構成
となる。
【００３７】このような一体化した演算処理装置を用い
ると、絶対値・論理和演算を１サイクルで行うことが可
能である。従って、絶対値変換回路と論理和回路を一体
化した構成の演算処理装置を使用して正規化処理を行っ
た場合の処理量は、絶対値変換・論理和演算がＭ回、Ｍ
ＳＢ検出が１回となり、さらに処理量を削減できる。ま
た、絶対値変換回路と論理和回路を一体化した構成の演
算処理装置は、論理回路のみで構成されているため、容
易に回路の構築が可能であり、回路規模も小さいことか
ら、従来の算術論理演算器に、専用演算器として付加す
ることも容易である。
ると、絶対値・論理和演算を１サイクルで行うことが可
能である。従って、絶対値変換回路と論理和回路を一体
化した構成の演算処理装置を使用して正規化処理を行っ
た場合の処理量は、絶対値変換・論理和演算がＭ回、Ｍ
ＳＢ検出が１回となり、さらに処理量を削減できる。ま
た、絶対値変換回路と論理和回路を一体化した構成の演
算処理装置は、論理回路のみで構成されているため、容
易に回路の構築が可能であり、回路規模も小さいことか
ら、従来の算術論理演算器に、専用演算器として付加す
ることも容易である。
【００３８】次に、図６，７を用いて第２の実施例を説
明する。図６は、本発明のブロックフローティング処理
システムの本発明に係る構成の第２の実施例を示すブロ
ック図である。本図６において、６０１は、算術演算と
論理演算およびシフト演算等の通常の演算をそれぞれ１
ステップで行うことのできる算術論理演算器である。こ
の算術論理演算器６０１の入力データ数は「２」、出力
データ数は「１」であり、その演算結果をレジスタに保
持する。６０２は、算術論理演算器６０１の演算結果の
状態を示すフラグであり、Ｃ、Ｖ、Ｚ、Ｎの４種類で構
成されている。Ｃフラグは、演算の結果、最上位ビット
から桁上げがあったかどうかを示すフラグである。Ｖフ
ラグは、演算結果にオーバーフローが生じたか否かを示
すフラグである。Ｚフラグは、演算結果の全てのビット
が「０」になったかどうかを示すフラグである。Ｎフラ
グは、演算結果の最上位ビットを示すフラグである。
明する。図６は、本発明のブロックフローティング処理
システムの本発明に係る構成の第２の実施例を示すブロ
ック図である。本図６において、６０１は、算術演算と
論理演算およびシフト演算等の通常の演算をそれぞれ１
ステップで行うことのできる算術論理演算器である。こ
の算術論理演算器６０１の入力データ数は「２」、出力
データ数は「１」であり、その演算結果をレジスタに保
持する。６０２は、算術論理演算器６０１の演算結果の
状態を示すフラグであり、Ｃ、Ｖ、Ｚ、Ｎの４種類で構
成されている。Ｃフラグは、演算の結果、最上位ビット
から桁上げがあったかどうかを示すフラグである。Ｖフ
ラグは、演算結果にオーバーフローが生じたか否かを示
すフラグである。Ｚフラグは、演算結果の全てのビット
が「０」になったかどうかを示すフラグである。Ｎフラ
グは、演算結果の最上位ビットを示すフラグである。
【００３９】また、図中の６０３。６０４、６０５、６
０６は、各々データを保持するレジスタＲ１、Ｒ２、Ｒ
３、Ｒ４であり、レジスタＲ１〜Ｒ４の出力は算術論理
演算器６０１の入力に接続されており、算術論理演算器
６０１の出力はレジスタＲ１、Ｒ３、Ｒ４の入力に接続
されている。以下、図７を用いて、このような構成のブ
ロックフローティング処理システムの本発明に係る動作
を説明する。
０６は、各々データを保持するレジスタＲ１、Ｒ２、Ｒ
３、Ｒ４であり、レジスタＲ１〜Ｒ４の出力は算術論理
演算器６０１の入力に接続されており、算術論理演算器
６０１の出力はレジスタＲ１、Ｒ３、Ｒ４の入力に接続
されている。以下、図７を用いて、このような構成のブ
ロックフローティング処理システムの本発明に係る動作
を説明する。
【００４０】図７は、図６におけるブロックフローティ
ング処理システムの本発明に係る処理動作例を示すフロ
ーチャートである。本例では、ブロックデータ数をＭと
し、レジスタＲ１は論理和演算結果を出力するレジス
タ、レジスタＲ２はブロックデータを保持するレジス
タ、そして、レジスタＲ３は正規化係数データを保持す
るレジスタとする。まず、正規化演算処理を行う際に、
初めにレジスタＲ１の全てのビットをクリアする（ステ
ップ７０１）。次に、メモリからレジスタＲ２に１番目
のデータを読み出す（ステップ７０２）。
ング処理システムの本発明に係る処理動作例を示すフロ
ーチャートである。本例では、ブロックデータ数をＭと
し、レジスタＲ１は論理和演算結果を出力するレジス
タ、レジスタＲ２はブロックデータを保持するレジス
タ、そして、レジスタＲ３は正規化係数データを保持す
るレジスタとする。まず、正規化演算処理を行う際に、
初めにレジスタＲ１の全てのビットをクリアする（ステ
ップ７０１）。次に、メモリからレジスタＲ２に１番目
のデータを読み出す（ステップ７０２）。
【００４１】そして、レジスタＲ２から、図６の算術論
理演算器６０１にデータを入力し、絶対値変換処理を行
ない（ステップ７０３）、その後、絶対値演算結果をレ
ジスタＲ４に出力する（ステップ７０４）。次の動作サ
イクルで、レジスタＲ１のデータとレジスタＲ４のデー
タとの論理和演算を行い（ステップ７０５）、この論理
和演算結果をレジスタＲ１に出力する（ステップ７０
６）。２番目以降Ｍ番目までのデータに対して、このよ
うな演算を繰り返し行う（ステップ７０７）。Ｍ番目の
データまでこの演算を行った後、レジスタＲ１のデータ
に対して図３におけるステップ３０９のＭＳＢ検出処理
を行い、そのＭＳＢ検出結果をレジスタＲ３に格納す
る。このレジスタＲ３に格納しているデータが正規化係
数となる。
理演算器６０１にデータを入力し、絶対値変換処理を行
ない（ステップ７０３）、その後、絶対値演算結果をレ
ジスタＲ４に出力する（ステップ７０４）。次の動作サ
イクルで、レジスタＲ１のデータとレジスタＲ４のデー
タとの論理和演算を行い（ステップ７０５）、この論理
和演算結果をレジスタＲ１に出力する（ステップ７０
６）。２番目以降Ｍ番目までのデータに対して、このよ
うな演算を繰り返し行う（ステップ７０７）。Ｍ番目の
データまでこの演算を行った後、レジスタＲ１のデータ
に対して図３におけるステップ３０９のＭＳＢ検出処理
を行い、そのＭＳＢ検出結果をレジスタＲ３に格納す
る。このレジスタＲ３に格納しているデータが正規化係
数となる。
【００４２】図６，７で示したブロックフローティング
処理によると、ブロックデータ数をＭとした場合、正規
化係数算出にかかる処理量は、絶対値演算がＭ回、論理
和演算がＭ回、ＭＳＢ検出処理が１回となり、比較・選
択処理は行われない。また、ＭＳＢ検出処理は、最大値
のデータに対して行うので、ＭＳＢ検出にかかる処理量
も最小である。本第２の実施例では、絶対値演算と論理
演算を一括して実行することはできないが、従来の演算
処理装置の機能を少し拡張するだけで済み、かつ、従来
技術よりも処理量を削減できる。
処理によると、ブロックデータ数をＭとした場合、正規
化係数算出にかかる処理量は、絶対値演算がＭ回、論理
和演算がＭ回、ＭＳＢ検出処理が１回となり、比較・選
択処理は行われない。また、ＭＳＢ検出処理は、最大値
のデータに対して行うので、ＭＳＢ検出にかかる処理量
も最小である。本第２の実施例では、絶対値演算と論理
演算を一括して実行することはできないが、従来の演算
処理装置の機能を少し拡張するだけで済み、かつ、従来
技術よりも処理量を削減できる。
【００４３】以上、図１〜図７を用いて説明したよう
に、本実施例のブロックフローティング処理システムで
は、ブロックデータを絶対値演算した後にブロックデー
タの論理和をとるので。正規化係数の算出に比較・選択
処理を用いる必要がない。さらに、ＭＳＢ検出処理は、
ブロックデータの論理和結果に対してだけ行うため、Ｍ
ＳＢ検出回数は１回になる。従って、ブロックデータの
数をＭとすると、ＭＳＢ検出処理量は従来の技術と比較
するとＭ分の１となる。また本実施例では、最大値に対
してＭＳＢの検出を行うため、ＭＳＢ検出処理も最小の
処理量で済む。
に、本実施例のブロックフローティング処理システムで
は、ブロックデータを絶対値演算した後にブロックデー
タの論理和をとるので。正規化係数の算出に比較・選択
処理を用いる必要がない。さらに、ＭＳＢ検出処理は、
ブロックデータの論理和結果に対してだけ行うため、Ｍ
ＳＢ検出回数は１回になる。従って、ブロックデータの
数をＭとすると、ＭＳＢ検出処理量は従来の技術と比較
するとＭ分の１となる。また本実施例では、最大値に対
してＭＳＢの検出を行うため、ＭＳＢ検出処理も最小の
処理量で済む。
【００４４】さらに、本実施例の処理を専用に行う演算
器は絶対値化処理と論理演算のみで構成されるため、容
易に１ステップで動作する専用回路の構築が可能であ
り、かつ回路規模も小さい。このことから、従来の演算
器に新たに正規化係数算出処理専用の演算器を付加する
ことで、さらに高速なブロックフローティング処理が可
能となる。尚、本発明は、図１〜図７を用いて説明した
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲において種々変更可能である。
器は絶対値化処理と論理演算のみで構成されるため、容
易に１ステップで動作する専用回路の構築が可能であ
り、かつ回路規模も小さい。このことから、従来の演算
器に新たに正規化係数算出処理専用の演算器を付加する
ことで、さらに高速なブロックフローティング処理が可
能となる。尚、本発明は、図１〜図７を用いて説明した
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲において種々変更可能である。
【００４５】
【発明の効果】本発明によれば、ブロックフローティン
グ処理における正規化係数の算出に要する処理量を大幅
に低減でき、ブロックフローティング処理を高速化で
き、音声・画像等に信号処理を行なう固定小数点型のプ
ロセッサの性能を向上させることが可能であると共に、
本発明に係る処理機構は論理回路のみで容易にかつ小型
にハードウェア化でき、従来のブロックフローティング
処理装置に簡単に付加することが可能である。
グ処理における正規化係数の算出に要する処理量を大幅
に低減でき、ブロックフローティング処理を高速化で
き、音声・画像等に信号処理を行なう固定小数点型のプ
ロセッサの性能を向上させることが可能であると共に、
本発明に係る処理機構は論理回路のみで容易にかつ小型
にハードウェア化でき、従来のブロックフローティング
処理装置に簡単に付加することが可能である。
【図１】本発明のブロックフローティング処理システム
の本発明に係る構成の第１の実施例を示すブロック図で
ある。
の本発明に係る構成の第１の実施例を示すブロック図で
ある。
【図２】図１におけるブロックフローティング処理シス
テムに設けた本発明に係る演算処理装置の詳細構成を示
すブロック図である。
テムに設けた本発明に係る演算処理装置の詳細構成を示
すブロック図である。
【図３】図１におけるブロックフローティング処理シス
テムの本発明に係る処理動作例を示すフローチャートで
ある。
テムの本発明に係る処理動作例を示すフローチャートで
ある。
【図４】図２における絶対値変換回路の一構成例を示す
ブロック図である。
ブロック図である。
【図５】図２における論理和回路の一構成例を示すブロ
ック図である。
ック図である。
【図６】本発明のブロックフローティング処理システム
の本発明に係る構成の第２の実施例を示すブロック図で
ある。
の本発明に係る構成の第２の実施例を示すブロック図で
ある。
【図７】図６におけるブロックフローティング処理シス
テムの本発明に係る処理動作例を示すフローチャートで
ある。
テムの本発明に係る処理動作例を示すフローチャートで
ある。
【図８】従来のブロックフローティング処理システムの
正規化係数算出部の構成例を示すブロック図である。
正規化係数算出部の構成例を示すブロック図である。
【図９】図８におけるブロックフローティング処理シス
テムの正規化係数算出部で取り扱う固定小数点型のデー
タ形式を示す説明図である。
テムの正規化係数算出部で取り扱う固定小数点型のデー
タ形式を示す説明図である。
【図１０】図８におけるブロックフローティング処理シ
ステムの正規化係数算出部で乗算を行う場合の固定小数
点型のデータの様子を示す説明図である。
ステムの正規化係数算出部で乗算を行う場合の固定小数
点型のデータの様子を示す説明図である。
【図１１】図８におけるブロックフローティング処理シ
ステムの正規化係数算出部による正規化係数算出処理例
を示すフローチャートである。
ステムの正規化係数算出部による正規化係数算出処理例
を示すフローチャートである。
１００：演算処理装置、１０１：演算器、１０２：絶対
値変換回路、１０３：論理和回路、１０４：レジスタＲ
１、１０５：レジスタＲ２、２０１：算術論理演算器、
２０２：フラグ、２０３：レジスタＲ３、２０４：メモ
リ、４０１：ＸＯＲゲート、４０２：半加算器、５０
１：ＯＲゲート、６０１：算術論理演算器、６０２：フ
ラグ、６０３：レジスタＲ１、６０４：レジスタＲ２、
６０５：レジスタＲ３、６０６：レジスタＲ４、６０
７：メモリ、８０１：演算器、８０２：レジスタＲ１、
８０３：レジスタＲ２、８０４：レジスタＲ３、８０
５：メモリ、８０６：フラグ、９０１：符号ビット、９
０２：小数点の位置、９０３：データ、１００１：演算
器、１００２〜１００４：データ、１００５：下位ビッ
トデータ、１００６，１００７：信号線。
値変換回路、１０３：論理和回路、１０４：レジスタＲ
１、１０５：レジスタＲ２、２０１：算術論理演算器、
２０２：フラグ、２０３：レジスタＲ３、２０４：メモ
リ、４０１：ＸＯＲゲート、４０２：半加算器、５０
１：ＯＲゲート、６０１：算術論理演算器、６０２：フ
ラグ、６０３：レジスタＲ１、６０４：レジスタＲ２、
６０５：レジスタＲ３、６０６：レジスタＲ４、６０
７：メモリ、８０１：演算器、８０２：レジスタＲ１、
８０３：レジスタＲ２、８０４：レジスタＲ３、８０
５：メモリ、８０６：フラグ、９０１：符号ビット、９
０２：小数点の位置、９０３：データ、１００１：演算
器、１００２〜１００４：データ、１００５：下位ビッ
トデータ、１００６，１００７：信号線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 多治見 道子 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 木内 淳 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (10)
- 【請求項１】 複数の固定小数点表現の二進法データを
ブロックにまとめ、該ブロック単位でのデータの正規化
を行なうブロックフローティング処理システムであっ
て、上記ブロック内のデータの絶対値を求める絶対値変
換手段と、二つの入力データの論理和演算を行なう論理
和手段と、該論理和手段の出力を記憶するデータ保持手
段とを少なくとも有し、上記絶対値変換手段の出力を上
記論理和手段の一方の入力に接続し、該論理和手段の他
方の入力に、上記データ保持手段の出力を接続し、該論
理和手段による、上記絶対値変換手段の出力データと上
記データ保持手段の出力との論理和演算結果データを上
記データ保持手段に再び格納し、一ブロック内の全デー
タから得られた上記論理和演算結果データに対してＭＳ
Ｂ検出を行ない正規化係数を求めることを特徴とするブ
ロックフローティング処理システム。 - 【請求項２】 請求項１に記載のブロックフローティン
グ処理システムにおいて、上記絶対値変換手段と上記論
理和手段とを一体化して演算回路を構成し、該演算回路
は、上記ブロック内のデータと上記データ保持手段に格
納したデータとを二つの入力とし、上記絶対値演算と論
理和演算を一動作ステップで一括して行なうことを特徴
とするブロックフローティング処理システム。 - 【請求項３】 複数の固定小数点表現の二進法データを
ブロックにまとめ、該ブロック単位でのデータの正規化
を行なうブロックフローティング処理システムであっ
て、動作サイクル毎にデータの絶対値の算出処理と二入
力データの論理和演算処理を切り替えて行なう算術論理
演算手段と、該算術論理演算手段の絶対値算出結果を格
納する第１のデータ保持手段と、上記算術論理演算手段
の論理和演算結果を格納する第２のデータ保持手段とを
少なくとも有し、上記算術論理演算手段の入力に上記第
１，第２のデータ保持手段のそれぞれの出力を接続し、
上記算術論理演算手段は、第１の動作サイクルで上記ブ
ロック内の一つのデータの絶対値を算出して、上記第１
のデータ保持手段に出力し、次の第２の動作サイクルで
上記第１，第２のデータ保持手段のそれぞれの出力の論
理和演算を行ない、該論理和演算結果データを、上記第
２のデータ保持手段に再び格納し、一ブロック内の全デ
ータに対する上記算術論理演算手段による論理和演算の
結果データのＭＳＢ検出を行ない正規化係数を求めるこ
とを特徴とするブロックフローティング処理システム。 - 【請求項４】 複数の固定小数点表現の二進法データを
ブロックにまとめ、該ブロック単位でのデータの正規化
を行なうブロックフローティング処理システムにおい
て、上記ブロック内の全てのデータの絶対値の論理和演
算を行なう演算処理手段と、該演算処理手段による演算
結果データの有効数字の最上位桁からＭＳＢまでの桁の
差を、正規化係数として求める係数算出手段とを少なく
とも有することを特徴とするブロックフローティング処
理システム。 - 【請求項５】 請求項４に記載のブロックフローティン
グ処理システムにおいて、上記係数算出手段は、上記演
算処理手段による演算結果データを、ＭＳＢが「１」に
なるまで順次に左シフトさせる手段と、該シフト回数を
カウントする手段とを有し、該カウントした回数を上記
正規化係数とすることを特徴とするブロックフローティ
ング処理システム。 - 【請求項６】 請求項４、もしくは、請求項５のいずれ
かに記載のブロックフローティング処理システムにおい
て、上記演算処理手段は、上記ブロック内の各データを
順次に絶対値変換する絶対値変換手段と、該絶対値変換
手段による絶対値変換結果を一入力端に入力し、他入力
端からのデータとの論理和演算を行なう論理和手段と、
該論理和手段による論理和演算結果を記憶すると共に、
該記憶した論理和演算結果を上記論理和手段の他入力端
に出力する保持手段とを少なくとも有し、上記論理和手
段により、上記絶対値変換手段からの新たな上記絶対値
変換結果と、上記保持手段からの前回の論理和演算結果
との論理和演算を、上記ブロック内の全データに対して
順次に繰り返し、上記保持手段に最終的に記憶した上記
論理和演算結果を、上記係数算出手段に出力することを
特徴とするブロックフローティング処理システム。 - 【請求項７】 請求項６に記載のブロックフローティン
グ処理システムにおいて、上記絶対値変換手段は、上記
データのビット列に各々対応した複数のＸＯＲゲートお
よび半加算器からなり、上記論理和手段は、上記データ
のビット列に各々対応した複数のＯＲゲートからなり、
上記各ＸＯＲゲートに、上記データのＭＳＢと各々対応
する各ビットを入力し、該各ＸＯＲゲートの出力を、ビ
ット列で対応する上記各半加算器の一入力端に出力し、
上記データのＭＳＬに対応する上記半加算器の他入力端
に、該データのＭＳＬのビットを入力し、該ＭＳＬ対応
の半加算器以外の半加算器の他入力端に、下位の半加算
器の一出力端を接続し、該各半加算器の他出力端を、ビ
ット列で対応する上記各ＯＲゲートの一入力端に接続
し、該ＯＲゲートの他入力端に、上記保持手段に記憶し
た前回の論理和演算結果の各ビットを入力することを特
徴とするブロックフローティング処理システム。 - 【請求項８】 複数の固定小数点表現の二進法データを
ブロックにまとめ、該ブロック単位でのデータの正規化
を行なうブロックフローティング処理システムであっ
て、上記ブロック内の各データの絶対値の算出および２
入力の論理和演算を、外部からの指示信号に基づき第
１、第２の動作サイクル毎に交互に切り替えて行なう算
術論理演算手段と、該算術論理演算手段で算出した絶対
値を格納する第１のデータ保持手段と、上記算術論理演
算手段の論理和演算結果を格納する第２のデータ保持手
段とを少なくとも有し、上記算術論理演算手段により、
上記第１の動作サイクルでの、上記ブロック内の一デー
タの絶対値の算出と該算出した絶対値の上記第１のデー
タ保持手段への格納、上記第２の動作サイクルでの、上
記第１のデータ保持手段に格納した絶対値と上記第２の
データ保持手段に格納した前回の論理和演算結果との論
理和演算および該論理和演算結果の上記第２のデータ保
持手段への格納を、上記ブロック内の全データ分繰り返
し、上記第２の保持手段に最終的に格納した上記論理和
演算結果データの有効数字の最上位桁からＭＳＢまでの
桁の差を、正規化係数として求めることを特徴とするブ
ロックフローティング処理システム。 - 【請求項９】 複数の固定小数点表現の二進法データを
ブロックにまとめ、該ブロック単位でのデータの正規化
を行なうブロックフローティング処理方法において、上
記各データを絶対値に変換するステップと、該絶対値変
換した全てのデータから、有効数字が存在する最も上位
の桁を求めるステップと、該ブロック内で最も上位の桁
に有る有効数字をＭＳＢにシフトさせるステップとを少
なくとも有し、上記シフト量を正規化係数として求める
ことを特徴とするブロックフローティング処理方法。 - 【請求項１０】 請求項９に記載のブロックフローティ
ング処理方法において、上記ブロック内の最初のデータ
と二番目のデータを絶対値に変換し、各絶対値の論理和
演算を行ない、上記ブロック内の三番目のデータを絶対
値に変換し、該三番目のデータの絶対値と前回行なわれ
た上記最初のデータと二番目のデータの各絶対値の論理
和演算結果との論理和演算を行ない、以下、四番目のデ
ータから最後のデータまで、上記絶対値の変換、およ
び、該変換した絶対値と前回の論理和演算結果との論理
和演算を繰返して行ない、上記有効数字が存在する最も
上位の桁を求めることを特徴とするブロックフローティ
ング処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283082A JPH09128213A (ja) | 1995-10-31 | 1995-10-31 | ブロックフローティング処理システムおよび方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283082A JPH09128213A (ja) | 1995-10-31 | 1995-10-31 | ブロックフローティング処理システムおよび方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128213A true JPH09128213A (ja) | 1997-05-16 |
Family
ID=17660988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7283082A Pending JPH09128213A (ja) | 1995-10-31 | 1995-10-31 | ブロックフローティング処理システムおよび方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09128213A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999066423A1 (fr) * | 1998-06-15 | 1999-12-23 | Asahi Kasei Kogyo Kabushiki Kaisha | Dispositif pour calcul de donnees |
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| WO2012157132A1 (ja) | 2011-05-16 | 2012-11-22 | 日本電気株式会社 | 演算処理装置及び演算処理方法 |
| WO2022175075A1 (en) * | 2021-02-18 | 2022-08-25 | Nokia Solutions And Networks Oy | Efficient computation of a shared exponent |
-
1995
- 1995-10-31 JP JP7283082A patent/JPH09128213A/ja active Pending
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