JPH01240961A - Ｄｍａ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 概　　要 ディジタル信号処理プロセッサ（ＤＳＰ）の入力レジス
タへ入力されたデータを直接データメモリへ転送するＤ
ＭＡ転送方式に関し、 ディジタル信号処理プロセッサ内の演算に悪影響を与え
ないことを目的とし、 ＤＭＡシーケ゛ンスによりディジタル信号処理プロセッ
サの入力レジスタに入力されたデータを直接、そのデー
タメモリへ転送するＤＭＡ転送方式において、入力レジ
スタと内部バスの間に固定小数点のデータを浮動小数点
へ変換する固定／浮動小数点変換回路を設けて、入力し
たデータの固定小数点から浮動小数点への変換が終了す
るのと同時にＤＭＡ転送を行うように構成する。

産業上の利用分野 本発明はディジタル信号処理プロセッサ（ＤＳＰ）の入
力レジスタへ入力されたデータを直接データメモリへ転
送するＤ　Ｍ　Ａ転送方式に関する。

近年のディジタル信号処理技術の発展は目覚ましく、デ
ィジタル信号処理ブロツセッサなどの高集積度ＬＳＩを
実現する半導体技術が急速な発展を遂げている。特に、
情報通信の分野ではアナログ信号とディジタル信号が混
在する領域が多く、ディジタル信号処理の適用が最も進
んでおり、アナログ量である音声信号を実時間処理する
ディジタル信号処理プロセッサのＬＳＩが多く使用され
るようになって来ている。

ディジタル信号処理プロセッサは、内部のチップ上にデ
ータメモリ用のＲＡＭを備えており、処理を行う対象と
なるデータ等を記憶するようになっている。このデータ
の入力方法には、プログラムによって入力フラグを監視
して行う方法とサイクルスチールによりプログラムとは
無関係に行うＤＭＡ（ダイレクト・メモリ・アクセス）
転送方式がある。フレーム等を組んで大量のデータを扱
う場合は後者が、それ以外の場合は前者が使用されるこ
とが多い。

また最近では、ディジタル信号処理プロセッサ内でのフ
ィルタ処理の演算で扱うデータは、固定小数点から浮動
小数点へ変化してきているが、音声処理での入力のソー
スとなるＡ／Ｄ変換器の出力は１６ビツトのバイナリイ
型式のデータがほとんどであり、データのフォーマット
変換が必要である。

このような中で、ディジタル信号処理プロセッサのフィ
ルタ処理等の演算に影響を与えずに、データを入力でき
るＤＭＡ転送方式が要望されている。

従来の技術 第７図は従来のＤＭＡ転送方式を適用したＤＳＰのブロ
ック図、第８図は従来例によるタイムヂャ−１−を示し
ている。

第７図で、２９はディジタル信号処理プロセッサ（ＤＳ
Ｐ）、１０は２つの入力レジスタから成る並列入力レジ
スタ、６６はバッファ、１つは入出力部（出力部は図示
せず）、１２は内部バス、１４はデータを格納づるデー
タメモリ（ｆＲＡＭ）、２０はフィルタ処理等の各種演
算を行う演算部、２２はアドレス演算部、２４はＤＭＡ
カウンタ（Ｄ　Ｍ　Ｃ”）である。２７はプログラムシ
ーケンス制御部で、゛プログラムカウンタ（ＰＣ＞３０
．命令ＲＯＭ　（Ｉ　ＲＯＭ）３２、第１命令レジスタ
３４、第２命令レジスタ３８、先行デコーダ４０、デコ
ーダ４２により構成されている。このプログラムシーケ
ンス制御部２７は、命令ＲＯＭ３２内にプログラムを格
納しておき、これを順次読みだして、各処理を実行する
データが格納されているＲＡＭ等のアドレスを発生し、
さらに、ＤＳＰ２９内の各ブロックに対して処理を実行
させるための制御信号を出力している。

並列入力レジスタ１０はデータが入力されると、入力フ
ラグをプログラムシーケンス制御ブロック２７へ送出す
る。ＤＭＡカウンタ２４はＤＭＡ転送のとき、自動的に
データメモリ１４のアドレスを１データ毎にカウントア
ツプするものである。

また、命令のデコーディング（命令の解釈）の処理時間
を短縮するために、命令ＲＯＭ３２から呼び出された命
令は、第１命令レジスタ３４、第２命令レジスタ３８の
２段階でデコーディングされるようになっている。

このような構成にお（プる動作を第８図のタイムチャー
トを参照して説明する。

第８図のｎ、ｎ＋１・・・はアドレス、（ｎ）、（ｎ＋
１）・・・は命令、ＤＭＡはＤＭＡモード時のＤＭＡ命
令を示している。

プログラムカウンタ３０にて命令ＲＯＭ３２のアドレス
を指定すると、命令ＲＯＭ３２から命令が呼び出される
。なおプログラムカウンタ３０は、通常動作では１つの
命令を実行するたびに１つずつカウントアツプしていく
。呼び出された命令は第１命令レジスタ３４にセットさ
れ、データメモリ１４のアドレスと先行デコーダ４０へ
の入力情報が取り出される。次のクロック（図示せず）
で第１命令レジスタ３４の命令は、第２命令レジスタ３
８へシフトし、ここからデコーダ４２へ命令の内容が渡
される。これにより、第２命令レジスタ３Ｂに命令がセ
ラ１〜された時に命令の内容が実行されることになる。

このような通常動作中に、ＤＭＡモードが設定され、且
つ並列入力レジスタ１０にデータが入力されると、入カ
フ′ラグがプログラムシーケンス制御部２７へ送出され
ることにより、ブＩ］グラムシーケンス制御部２７は、
ＤＭＡシーケンスを起動する。すなわちｎ番地の命令と
ｎ＋１番地の命令の実行の間でＤＭＡ命令が実行される
ことになる。

これにより、並列入力レジスタ１０内のデータは、バッ
フ７６６、内部バス１２を介して、ＤＭＡカウンタ２４
にて指定されたアドレスによりデータメモリ１４内に格
納される。この時、Ａ／Ｄ変換器（図示せず）を介して
並列入力レジスタ１０へ入力されたデータが固定小数点
で、演算部２０での処理は浮動小数点であった場合、入
力されたデータはデータメモリ１４へ取り込んでからソ
フトウェアにて浮動小数点へフォーマツ１〜変換される
。

発明が解決しようとする課題 しかし、上述したような従来のＤＭＡ転送方式では、デ
ィジタル信号処理プロセッサ内での各種演算を浮動小数
点で行いながら、ＤＭＡ転送で固定小数点のデータを入
力した場合、そのデータは浮動小数点へフォ−マット変
換する必要がある。

これはディジクル信号処理プロセッサ内のラフ１〜ウエ
アにて処理されるため、フィルタ処理等の演算を圧迫し
て、演算時間を遅らせたりするという問題があった。

本発明はこのような点に罵みなされたものであり、その
目的とするところは、ディジタル信号処理プロセッサ内
の演算に悪影響を与えないＤＭＡ転送方式を提供するこ
とである。

課題を解決するための手段 第１図は本発明の原狸図を示す。

ＤＭＡシーケンスによりディジタル信号処理プロセッサ
の入力レジスタ１０に入力されたデータを直接、そのデ
ータメモリ１４へ転送するＤＭＡ転送方式において、入
力レジスタ１０と内部バス１２の間に固定小数点のデー
タを浮動小数点へ変換する固定／浮動小数点変換回路１
６を設ける。

イして、入力したデータの固定小数点から浮動小数点へ
の変換が終了するのと同時にＤＭＡ転送を行うようにす
る。

作　　　　用 本発明によれば、ディジタル信号処理プロセッサ内の演
算を浮動小数点で行っている時は、入力レジスタ１０へ
入力された固定小数点のデータは、固定／浮動小数点変
換回路１６により浮動小数点のデータへ変換され、また
、この変換が終了するのと同時に、ＤＭＡシーケンスが
起動され、データはＤＭＡ転送にてデータメモリ１４へ
格納されるため、格納されたデータをソフトウェア等に
よるフォーマット変換を行うことなくフィルタ処理等の
演算に使用できる。

実　　施　　例 以下本発明によるＤＭＡ転送方式について図面に示す実
施例に基づいて詳細に説明する。

第２図は本発明によるＤＭＡ転送方式を適用したＤＳＰ
の一実施例ブロック図を示しており、第７図に示した従
来例と同一構成部分については同一符号を付して説明す
る。

２８はディジタル信号処理プロセッサ（ＤＳＰ）、１０
は並列入力レジスタ（ＰＩ）、１１は並列出力レジスタ
（ＰＯ）、１２は内部バス、１４はデータを格納するデ
ータメモリ（ＩＲＡＭ）、１６は固定／浮動小数点変換
回路、１８はＤＳＰ２８の外部との入出力を行う入出力
部、２０は演算部、２２はアドレス演算部、２４はＤＭ
Ａカウンタ（ＤＭＣ）　、２６はプログラムシーケンス
制御部である。

プログラムシーケンス制御部２６は、プログラムカウン
タ３０、命令ＲＯＭ　（Ｉ　ＲＯＭ）３２、第１命令レ
ジスタ（ＩＲｌ）３４、セレクタ（ＳＥ　Ｌ　）　３６
、第２命令レジスタ（ＩＲ２）３８、先行デコーダ４０
、デコーダ４２により構成されており、プログラムを命
令ＲＯＭ３２内に格納し−Ｃおき、これを順次読み出し
て、ＤＳＰ２８内の各部の０３作を制御している。

第３図は第２図実施例の入力部の一実施例詳細ブロック
図を示してＪ３す、固定／浮動小数点変換回路１６は、
ＤＳＰ２８のモード設定に応じてデータを選択するセレ
クタ（ＳＥＬ）４４と並列入力レジスタ１０の間に設け
られ、このセレクタ４４と内部バス１２の間にバッファ
４６が設けられでいる。また、入力されたデータを固定
／浮動小数点変換回路１６を介さずにセレクタ４４へ送
出するデータ送出線も設けられている。そして、セレク
タ４４がモード設定に応じて内部バス１２側へ取り込む
入ツノデータ型式を選択するようになっている。また、
固定／浮動小数点変換回路１６は、データの浮動小数点
への変換が終わるのと同時に、制御信号をプログラムシ
ーケンス制御部２６のセレクタ３６へ送出覆る。

第４図は固定／浮動小数点変換回路の一実施例プロツク
図を示しており、符号反転回路４８、左シフト回路５０
、ブライオリアイ・エンコーダ５２、加算器５４から構
成されている。

１６ビツト固定小数点フォーマットで入力された補数表
示のデータは、符号反転回路４８にて符号ビット（Ｓ）
が検出され、正数、負数の判別が行われると共に、、そ
れぞれについてデータの反転が行われ、絶対値化される
。そして、浮動小数点フォーマツｉ〜における有効数字
部を正規化するためにプライオリティ・エンコーダ５２
にて、有効数字部のシフト数を決定すると共に、左シフ
ト回路５０にて有効数字部をシフトする。プライオリテ
ィ・エンコーダ５２から出力されたシフト数のデータは
、指数部のデータとなるが、指数表示をＩ　ＥＥＥ浮動
小数点演緯規格の単精度フォーマットの指数部に合わせ
る（ゲタばき）ために、＆Ｈ７Ｆ（１６進数）を加算器
５４にて加算して出力する。これにより、有効数字部２
３ビツト、符号部１ヒツト、指数部８ビツトのＩＦＥＥ
浮動小浮動小数点フットのデータが１ｑられる。

第５図は第２図の実施例によるタイムチャートを示して
おり、このタイムチ１１−トを用いて本実施例の動作に
ついて説明する。

ｎ−ｋ　−１−２、ｎ　＋　２−・・はアドレス、（ｎ
−に＋１）、（ｎ　＋　１＞　”’は命令、ＤＭＡはＤ
ＭＡモード時のＤＭＡ命令を示してＪ３す、ｋは固定／
　ｔ’ｉ動小動点数点変換するマシンサイクルである。

通常モードでのプログラムシーケンス制御部２６の動作
は、プログラムカウンタ３０にて命令ＲＯＭ３２のアド
レスを指定すると、命令ＲＯＭ３２から命令が呼び出さ
れる。呼び出された命令は第１命令レジスタ３４にセッ
トされ、データメモリ１４のアドレスと先行デコーダ４
０への入力情報が取り出される。次のクロック（図示せ
ず）で第１命令レジスタ３４の命令は、セレクタ３６（
通常モード）を介して第２命令レジスタ３８へシフトさ
れ、ここからデコーダ４２に命令の内容が渡される。こ
れにより、第２命令レジスタ３８に命令がセットされた
時に命令の内容が実行されることになる。

例えば、内部演算型式が浮動小数点のＤＳＰの時、その
モードを浮動小数点演算にし、且つＤＭＡ転送に設定す
ると、セレクタ３６．４４はそのモードに応じてデータ
や制御信号を選択づる。固定／浮動小数点変換回路１６
にてデータの浮動小数点への変換が終了するのと同時に
、固定／浮動小数点変換回路１６からＤＭＡ転送命令の
制御信号がセレクタ３６へ送出されると、ＤＭＡ転送の
命令が、第１命令レジスタ３４ヘセツトされる。

そして、第１命令レジスタ３４のＤＭＡ命令は、次のク
ロックで第２命令レジスタ３８へシフ［・されて、ＤＭ
Ａ命令が実行される。すなわち、ｎ番地の命令とｎ＋１
番地の命令の実行の間でＤ〜１△命令が実行されること
になる。これにより、△／Ｄ変換器（図示せず）等から
並列入力レジスタ１０内へ取り込まれた固定小数点のデ
ータは、固定／浮動小数点変換回路１６、セレクタ４４
、バッファ４６、内部バス１２をこの順で介して、Ｄ　
１ｖＩＡカウンタ２４にて指定されたアドレスのデータ
メモリ１４内に格納される。

第６図は入力部の他の実施例詳細ブロック図を示してお
り、ＰＣＭコーデックのような非線形なデバイスを用い
る場合に、そのデータを線形化する線形化回路５６、セ
レクタ５８．６２、固定／浮動小数点変換回路１６、演
算精度確保のためにデータをビット単位でシフトさせる
ブロックフロ−ディングを行う時に用いるシフト回路６
０、バッファ６４により構成されている。セレクタ６２
は、浮動小数点のデータ、固定小数点のデータ、データ
のブロックフローディングの実行の３つの内からいずれ
か１つをモード設定に応じ選択する。

セレクタ５８は、線形又は非線形の内どちらのデータ型
式を使用するかをモード設定に応じて選択する。このよ
うに多種類のデータ型式が選択できるようにＤＳＰ２８
に汎用性を持たせている。

この構成により、例えば、モード設定がＤＭＡ転送で、
且つ非線形のデータを浮動小数点のデータに変換する場
合、並列入力レジスタ１０、線形イヒ回路５６、セレク
タ５８、固定／浮動小数点変換回路１６をこの順で介し
たデータが、セレクタ６２にて選択されることになる。

ざらに、固定／浮動小数点変換回路１６にて浮動小数点
への変換が終了した時点で、ＤＭＡ転送が行われる。こ
のときの線形化された浮動小数点のデータは、セレクタ
６２、バッファ６４を介して内部バス１２側へ送出され
る。

Ｌ明の効果・ 本発明のＤＭＡ転送方式は以上詳述したように構成した
ので、ディジタル信号処理プロセッサ内部で浮動小数点
演算を行う場合、入力しＩＣ固定小数点のデータのフォ
ーマツ］へ変換がハードウェアを用いてデータメモリ内
へ格納される前に行われるため、ソフトウェア作成の工
数削減を計ることができると共にフォーマット変換がフ
ィルタ処理等の演算を圧迫することが防止されるという
効果を奏する。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明によるＤＭＡ転送方式を適用したＤＳＰ
の一実施例ブロック図、 第３図は第２図実施例の入力部の一実施例詳細ブロック
図、 第４図は固定／浮動小数点変換回路の一実施例ブロック
図、 第５図は第２図の実施例によるタイムチャー１−１第６
図は入力部の他の実施例詳細ブロック図、第７図は従来
のＤＭＡ転送方式を適用したＤＳＰのブロック図、 第８図は従来例によるタイムヂャートを示している。 １０・・・入力部、　　　１１・・・出力部、１２・・
・内部バス、　　１４・・・データメモリ、１６・・・
固定／浮動小数点変換回路、１８．１９・・・入出力部
、 ２０・・・演算部、 ２２・・・アドレス演惇部、 ２４・・・ＤＭＡカウンタ、 ２６．２７・・・プログラムシーケンス制御部、２８．
２９・・・ディジタル信号処理プロセッサ、３０・・・
プログラムカウンタ、 ３２・・・命令ＲＯＭ、 ３４・・・第１命令レジスタ、 ３６．４４．５８．６２・・・セレクタ、３８・・・第
２命令レジスタ、 ４０・・・先行デコーダ、 ７１２・・・デコーダ、 ４６．６４．６６・・・バッファ、 ４８・・・符号反転回路、 ５０・・・左シフト回路、 ５２・・・プライオリティエンコーダ、５４・・・加算
器、 ５６・・・線形化回路、 ６０・・・シフト回路。 杢む明の１理ブロンク図 第１図 第２圀火化仔」０人ガ音Ｗ−Ｘ化イ列詳孝「゛ロック図
第３図 固定／喀マカノ］・土欠支、凌４夾固陸Ｑ−冥創乙イ列
フ゛ロンク図第４図 λカ飾０イ乙のズ１邑づ列絣車旧ブロック層第６図

Claims (1)

1. 【特許請求の範囲】 ＤＭＡシーケンスによりディジタル信号処理プロセッサ
   の入力レジスタ（１０）に入力されたデータを直接、そ
   のデータメモリ（１４）へ転送するＤＭＡ転送方式にお
   いて、 入力レジスタ（１０）と内部バス（１２）の間に固定小
   数点のデータを浮動小数点へ変換する固定／浮動小数点
   変換回路（１６）を設けて、 入力したデータの固定小数点から浮動小数点への変換が
   終了するのと同時にＤＭＡ転送を行うことを特徴とする
   ＤＭＡ転送方式。