JPS59103144A - デイジタル信号処理プロセツサ - Google Patents
デイジタル信号処理プロセツサInfo
- Publication number
- JPS59103144A JPS59103144A JP21217782A JP21217782A JPS59103144A JP S59103144 A JPS59103144 A JP S59103144A JP 21217782 A JP21217782 A JP 21217782A JP 21217782 A JP21217782 A JP 21217782A JP S59103144 A JPS59103144 A JP S59103144A
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- JP
- Japan
- Prior art keywords
- data
- input
- parallel
- digital signal
- instruction
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ディジタル信号処理プロセッサに関し、特
に内部回路での信号転送時間を短縮したものである。
に内部回路での信号転送時間を短縮したものである。
従来、ディジタル信号処理プロセッサは音声認識、音声
合成、音声分析、モデム、ディジタルフィルタ、コーデ
ック（ＣＯＤＥＣ）、エコーキャンセラ等の種々の分野
に用いられ、アナログ信号をディジタル回路で処理する
ことによって、アナログ回路では実用化が難かしい機能
を実現している。
合成、音声分析、モデム、ディジタルフィルタ、コーデ
ック（ＣＯＤＥＣ）、エコーキャンセラ等の種々の分野
に用いられ、アナログ信号をディジタル回路で処理する
ことによって、アナログ回路では実用化が難かしい機能
を実現している。
第１図は従来から用いられているディジタル信号処理プ
ロセッサの一例を示すブロック図である。
ロセッサの一例を示すブロック図である。
同図において、全体を一点鎖線で囲んだ部分はディジタ
ル信号処理プロセッサであり、外部装置との間でデータ
入出力を行なうために、並列入出力端子１、制御入力端
子２、クロック入力端子３、直列データ出力端子４、直
列データ入力端子５を有している。そして内部には外部
装置との間で並列データの入出力を行なう並列入出力回
路１１、読み書き可能なメモリ（以下ＲＡＭと称する）
１２、直列入出力回路１３、乗算器１４、加減算器１５
、レジスタ１６、読み出し専用のメモリ（以下ＲＯＭと
称する）１７から構成されている信号処理回路、これら
の回路の動作順序を決定するインストラクジョンメモリ
１８、データバス１９、制御入力回路２０、タイミング
発生回路２１等を有している。
ル信号処理プロセッサであり、外部装置との間でデータ
入出力を行なうために、並列入出力端子１、制御入力端
子２、クロック入力端子３、直列データ出力端子４、直
列データ入力端子５を有している。そして内部には外部
装置との間で並列データの入出力を行なう並列入出力回
路１１、読み書き可能なメモリ（以下ＲＡＭと称する）
１２、直列入出力回路１３、乗算器１４、加減算器１５
、レジスタ１６、読み出し専用のメモリ（以下ＲＯＭと
称する）１７から構成されている信号処理回路、これら
の回路の動作順序を決定するインストラクジョンメモリ
１８、データバス１９、制御入力回路２０、タイミング
発生回路２１等を有している。
このように楢成された従来のディジタル信号処理プロセ
ッサにおいて、直列データ入力端子５に入力された直列
データはインストラクションメモリ１８からの命令によ
って直列入出力回路１３に取込まれた後、インストラク
ションメモリ１８の命令によって信号処理され、並列入
出力回路１１または直列入出力回路１３を介して出力さ
れる。
ッサにおいて、直列データ入力端子５に入力された直列
データはインストラクションメモリ１８からの命令によ
って直列入出力回路１３に取込まれた後、インストラク
ションメモリ１８の命令によって信号処理され、並列入
出力回路１１または直列入出力回路１３を介して出力さ
れる。
また並列入出力端子１から入力された並列データはイン
ストラクションメモリ１８の命令によって並列入出力回
路１１に取込まれた後に信号処理され、直列入出力回路
１３または並列入出力回路１１から出力される。
ストラクションメモリ１８の命令によって並列入出力回
路１１に取込まれた後に信号処理され、直列入出力回路
１３または並列入出力回路１１から出力される。
このようなディジタル信号プロセッサにおいて並列デー
タを扱かう時、並列入出力端子１がら入力されるデータ
は第２図に示すフローチャートに従がって処理される。
タを扱かう時、並列入出力端子１がら入力されるデータ
は第２図に示すフローチャートに従がって処理される。
第２図において、並列入出力端子１から入力された並列
データは、ステップ１００に示すように並列入出力回路
１１に取込まれる。並列入出力回路１１に取込まれたデ
ータは、インストラクションメモリ１８の命令によって
ステップ１０１に示すようにデータバス１９に出力され
た後、ステップ１０２に示すように加減算器１５に入力
される。そして、加減算器１５に入力されたデータは、
インストラクションメモリ１８の命令によってステップ
１０３に示すようにデータバス１９に出力された後、ス
テップ１０４に示すようにＲＡＭ １２に入力される。
データは、ステップ１００に示すように並列入出力回路
１１に取込まれる。並列入出力回路１１に取込まれたデ
ータは、インストラクションメモリ１８の命令によって
ステップ１０１に示すようにデータバス１９に出力され
た後、ステップ１０２に示すように加減算器１５に入力
される。そして、加減算器１５に入力されたデータは、
インストラクションメモリ１８の命令によってステップ
１０３に示すようにデータバス１９に出力された後、ス
テップ１０４に示すようにＲＡＭ １２に入力される。
この過程を命令サイクルの順に示したものが第３図であ
る。第３図（ａＪの数字は命令サイクルを表わしており
、ステップ１００における並列入出力端子１１へのデー
タ取込みは、（ｂ）に示すように第１から第４命令サイ
クルの間で行なわれ、ステップ１０１におけるデータバ
ス１９へのデータ送出は、（ｃ）に示すように第６命令
サイクルで行なわれる。
る。第３図（ａＪの数字は命令サイクルを表わしており
、ステップ１００における並列入出力端子１１へのデー
タ取込みは、（ｂ）に示すように第１から第４命令サイ
クルの間で行なわれ、ステップ１０１におけるデータバ
ス１９へのデータ送出は、（ｃ）に示すように第６命令
サイクルで行なわれる。
そして、ステップ１０２における加減算器１５へのデー
タ入力は、（ｄ）に示すように第６．７命令サイクルで
行なわれ、ステップ１０３におけるデータバス１９への
データ送出と、ステップ１０４におけるＲＡＭ １２へ
のデータ入力は、（ｃ）と（ｅ）に示すようにそれぞれ
第７命令サイクルで行なわれる。その後、必要なデータ
処理の行なわれたデータは、第２図のステップ１０５〜
１０８に示すように乗算器１４、加減算器１５、データ
バス１９、並列入出力回路１１に転送された後、並列入
出力端子１から出力される。
タ入力は、（ｄ）に示すように第６．７命令サイクルで
行なわれ、ステップ１０３におけるデータバス１９への
データ送出と、ステップ１０４におけるＲＡＭ １２へ
のデータ入力は、（ｃ）と（ｅ）に示すようにそれぞれ
第７命令サイクルで行なわれる。その後、必要なデータ
処理の行なわれたデータは、第２図のステップ１０５〜
１０８に示すように乗算器１４、加減算器１５、データ
バス１９、並列入出力回路１１に転送された後、並列入
出力端子１から出力される。
このようにして、並列入出力端子１から入力された並列
データはＲＡＭ １２に入力されるが）この間に７命令
サイクルを必要とするため、データ処理速度の限界はこ
の値で決まってしまい、処理できるデータ量には限界が
あった。
データはＲＡＭ １２に入力されるが）この間に７命令
サイクルを必要とするため、データ処理速度の限界はこ
の値で決まってしまい、処理できるデータ量には限界が
あった。
したがってこの発明の目的は、データ処理量を増加させ
ることができるディジタル信号処理プロセッサを提供す
ることＩｆ−ある。
ることができるディジタル信号処理プロセッサを提供す
ることＩｆ−ある。
このような目的を達成するためにこの発明は、並列デー
タを外部機器からＲＡＭに直接入力するようＫしたｔの
である。以下、実施例を示す図面を用いてこの発明の詳
細な説明する０ 第４図はこの発明の一実施例を示すブロック図であ一す
、第１図と同一部分および相当部分は同記号を用いてい
る。図において、２２はデータバス１９から入力される
データと、外部機器から並列入出力端子６を介して入力
されるデータを選択して記憶する読書可能なメモリ（以
下ＲＡＭと称する）である。このＲＡＭ ２２はデータ
バス１９から入力される並列データを取込むレジスタと
、データ端子としての並１列入出力端子６から入力され
る並列データを取込むレジスタの２つのレジスタを備え
、この選択はインストラクションメモリ１８からの命令
によって行なうようになっている。
タを外部機器からＲＡＭに直接入力するようＫしたｔの
である。以下、実施例を示す図面を用いてこの発明の詳
細な説明する０ 第４図はこの発明の一実施例を示すブロック図であ一す
、第１図と同一部分および相当部分は同記号を用いてい
る。図において、２２はデータバス１９から入力される
データと、外部機器から並列入出力端子６を介して入力
されるデータを選択して記憶する読書可能なメモリ（以
下ＲＡＭと称する）である。このＲＡＭ ２２はデータ
バス１９から入力される並列データを取込むレジスタと
、データ端子としての並１列入出力端子６から入力され
る並列データを取込むレジスタの２つのレジスタを備え
、この選択はインストラクションメモリ１８からの命令
によって行なうようになっている。
このように栴成されたこの発明に係るディジタル信号処
理プロセッサの動作は次の通りである。
理プロセッサの動作は次の通りである。
並列入出力端子６に供給された並列データはインストラ
クションメモリ１８からの命令によって第５図に示すよ
うに、ステップ２００においてＲＡＭ２２に入力される
。そして、必要なデータ処理の行なわれたデータ社ステ
ップ２０１〜２０４に示すように乗算器１４、加減算器
１５、データバス１９、並列入出力回路１１と転送され
、並列入出力端子１から出力される。
クションメモリ１８からの命令によって第５図に示すよ
うに、ステップ２００においてＲＡＭ２２に入力される
。そして、必要なデータ処理の行なわれたデータ社ステ
ップ２０１〜２０４に示すように乗算器１４、加減算器
１５、データバス１９、並列入出力回路１１と転送され
、並列入出力端子１から出力される。
並列データがＲＡＭ ２２に入力される過程は第６図に
示すような順序で行なわれる。第６図（ａ）の数字は命
令ザイクルを表わしており、ステップ２００におけるＲ
ＡＭ２２へのデータ入力は（ｂ） ＋ （ｃ）に示す動
作に↓つて行なわれる。（ｂ）はＲＡＭ ２２に新らた
に設けた内部レジスタに入カイｂ号を転送させる動作を
示しており、この動作は４命令サイクルで行なわれる。
示すような順序で行なわれる。第６図（ａ）の数字は命
令ザイクルを表わしており、ステップ２００におけるＲ
ＡＭ２２へのデータ入力は（ｂ） ＋ （ｃ）に示す動
作に↓つて行なわれる。（ｂ）はＲＡＭ ２２に新らた
に設けた内部レジスタに入カイｂ号を転送させる動作を
示しており、この動作は４命令サイクルで行なわれる。
（ｃ）はこのデータをＲＡＭ２２に転送する動作を表わ
しておシ、入力されたデータがＲＡＭ２２ Ｋ記憶され
る動作は第５命令サイクルで行なわれる。従って、並列
データの入力からＲＡＭ２２への入力までは従来の７命
令サイクルから５命令サイクルに短縮されたので、２命
令サイクル分だけ処理時間が短かくなり、この時間分だ
けデータ処理量を増加させることができる。
しておシ、入力されたデータがＲＡＭ２２ Ｋ記憶され
る動作は第５命令サイクルで行なわれる。従って、並列
データの入力からＲＡＭ２２への入力までは従来の７命
令サイクルから５命令サイクルに短縮されたので、２命
令サイクル分だけ処理時間が短かくなり、この時間分だ
けデータ処理量を増加させることができる。
また、並列入出力端子１から入力される並列データ、直
列データ入力端子５から入力される直列データについて
は従来と同様な動作によってＲＡＬτ２２に入力される
。
列データ入力端子５から入力される直列データについて
は従来と同様な動作によってＲＡＬτ２２に入力される
。
以上説明したように、この発明に係るディジタル信号処
理プロセッサは、並列入力データを加減算器に転送させ
ず、ＲＡＭの内部に新らたに設けたレジスタに転送させ
てからＲＡＭに記憶させたので、データをデータバスに
送出する命令を２回省略でき、この分だけデータ転送時
間が短かくなるので、データ処理量を増加できるという
効果を有する。
理プロセッサは、並列入力データを加減算器に転送させ
ず、ＲＡＭの内部に新らたに設けたレジスタに転送させ
てからＲＡＭに記憶させたので、データをデータバスに
送出する命令を２回省略でき、この分だけデータ転送時
間が短かくなるので、データ処理量を増加できるという
効果を有する。
第１図、第２図、第３図は従来のディジタル信号プロセ
ッサの一例を示すブロック図、フローチャート、タイム
チャート、第４図、第５図、第６図はこの発明に係るデ
ィジタル信号処理プロセッサの一実施例を示すブロック
図、フローチャート、タイムチャートである０ １１°・・・並列入出力回路、１２．２２・・・φＲＡ
Ｍ、１４・・・・乗算器、１５・・・・加減算器、１８
・・・・インストラクションメモリ、１９・φ・・デー
タバス。 第１＠ 者 第２図 第３図 第４図 第６図
ッサの一例を示すブロック図、フローチャート、タイム
チャート、第４図、第５図、第６図はこの発明に係るデ
ィジタル信号処理プロセッサの一実施例を示すブロック
図、フローチャート、タイムチャートである０ １１°・・・並列入出力回路、１２．２２・・・φＲＡ
Ｍ、１４・・・・乗算器、１５・・・・加減算器、１８
・・・・インストラクションメモリ、１９・φ・・デー
タバス。 第１＠ 者 第２図 第３図 第４図 第６図
Claims (1)
- 外部装置との間で並列データの入出力を行なうデータ入
出力回路と、このデータ入出力回路に入力されたデータ
を処理する信号処理回路と、この処理されたデータを記
憶する読み書き可能なメモリと、これらの回路の動作順
序を決定するインストラクションメモリとがデータバス
で結ばれたディジタル信号処理プロセッサにおいて、読
み書き可能なメモリは外部装置との間でデータを直接受
渡しするデータ端子を有し、インストラクションメモリ
からの指示によってデータバスからのデータとデータ端
子からのデータを選択して記憶することを特徴とするデ
ィジタル信号処理プロセッサ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21217782A JPS59103144A (ja) | 1982-12-03 | 1982-12-03 | デイジタル信号処理プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21217782A JPS59103144A (ja) | 1982-12-03 | 1982-12-03 | デイジタル信号処理プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103144A true JPS59103144A (ja) | 1984-06-14 |
Family
ID=16618180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21217782A Pending JPS59103144A (ja) | 1982-12-03 | 1982-12-03 | デイジタル信号処理プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103144A (ja) |
-
1982
- 1982-12-03 JP JP21217782A patent/JPS59103144A/ja active Pending
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