JPS5813012A - ディジタル信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明はディジタル信号の演算処理速度の向上を計るこ
とを目的としたディジタル信号処理回路に関するもので
ある。 ディジタルフィルタ等のディジタル信号の演算処理を行
なう場合、変数データをランダム・アクセス・メモリ（
ＲＡＭ）に、固定データをリード・オンリー・メモリ（
ＲＯＭ）にそれぞれ記憶し、これらＲＡＭ、ＲＯＭから
それぞれが指定されたアドレスに対応したデータを読み
出し演算器で処理することと、ＲＡＭの指定されたアド
レスに演算器の演算結果あるいは新しい入力データある
いはＲＡＭの他のアドレスに記憶されているデータを書
き込むことを順次行ない演算処理を実行する方法が用い
られている。 例えば、非巡回型ディジタルフィルタを実現する場合に
ついて述べる。Ｎ次の非巡回型ディジタルフィルタは一
般に次の形であられされる。 賢 ここで、”ｎ−ｉはｉ番目前にサンプリングされたフィ
ルタの入力信号、＆ｉ　はフィルタの係数ｂ　Ｙｎはフ
ィルタの出力信号をあられしている。 フィルタの入力信号系列はＲＡＭに、フィルタの係数は
ＲＯＭにそれぞれ記憶される。今、Ｉｎ−１（ｉ＝１〜
）ｉ）はＲＡＭの１番地にｓ　’１（ｉ＝０〜Ｎ）はＲ
ＯＭの１番地にそれぞれ記憶されているとすると、Ｎ次
の非巡回型ディジタルフィルタは以下の操作で実現出来
る。 ＲＡＭおよびＲＯＭのＮ番地よりデータＸｆ１−Ｎとａ
Ｎとを読み出し、演算器で乗算し、これを演算器の演算
結果誤記憶する０そして、ＲＡＭのＮ番地にＲＡＭのＮ
−１番地に記憶されているデータ（Ｘｎ−Ｎ＋１）　　
を書き込む。次に、ＲＡＭおよびＲＯＮ＋７）Ｎ−１番
地よりデータＸｎ−Ｎ＋　１と＆Ｎ−４とを読み出し、
演算器で乗算し、乗算結果と前の演算結果とを加算し、
これを演算器の新しい演算結果として記憶する。そして
、ＲＡＭのＮ−１番地にＲＡＭのＮ　−２番地に記憶さ
れているデータ（）ＣＨ−Ｎ＋２　）を書き込む。以下
同様に、上記と同じ操作であるＲＡＭおよびＲＯＭから
のデータの゛読み出し、演算器での乗算と加算およびＲ
ＡＭへのデータの書き込みを、ＲＡＭとＲＯＭのＮ　−
２番地から２番地までのデータおよびＲＡＭのに一２番
地から２番地までに対して順次行なう。次にＲＡＭおよ
びＲＯＭの１番地よシデータ）Ｃｆｌ−１と！Ｌ１　　
とを読み出し、演算器で乗算し、乗算結果と前の演算結
果とを加算し、これを演算器の新しい演算結果として記
憶する。そして、ＲＡＭの１番地に今回サンプリングさ
れた新しい入力データであるＸｆｉを書き込む。最後に
、ＲＡＭの１番地からデータｘＨを、′ＲＯＭの０番地
からデータａｎをそれぞれ読み出し、演算器で乗算し、
乗算結果　　　　　！”と前の演算結果とを加算し、こ
の加算結果を出力する。以上の操作を各サンプリングご
とに繰り返し行なうと、（１）式であられされたＮ次の
非巡回型ディジタルフィルタが実現出来る。 従来、上記のようなディジタル信号の演算処理を行なう
ディジタル信号処理回路において、ＲＡＭからのデータ
の読み出しおよびＲＡＭへのデータの書き込みは、演算
器側から読み出し命令および書き込み命令とを演算サイ
クルに同期して出力することによシ行なわれている。こ
のために、ＲＡＭへのデータの書き込み期間中はＲＡＭ
からのデータを読み出すことが出来ない。従つて、デー
タの書き込み期間、演算器は演算処理出来ずに待機しで
いる状態が多くなシ、演算器の使用効率が悪く演算処理
に要する時間が長くなる欠点がある。 本発明の目的は、ＲＡＭに対してはアクセスするアドレ
スと書き込むデータを与え、演算器の演算サイクルの前
半でＲＡＭのデータを読み出し、演算サイクルの後半で
ＲＡＭの同じアドレスにデータを書き込むことにより、
演算器の使用効率を良くシ、演算処理速度の向上を計つ
たディジタル信号処理回路を提供することである。 以下本発明の詳細な説明する。第１図は本発明のディジ
タル信号処理回路の一実施例を示すブロック図で、第２
図は第１図で示された一実施例の各部動作を示すタイム
チャートである。第１図において、１はランダム・アク
セス・メモリ（ＲＡＭ）で、変数データを記憶する。２
はレジスタで、ＲＡＭ１から読み出されたデータを保持
する。３はレジスタで、レジスタ２から転送されたデー
タを保持する。４はリード・オンリー・メモリ（ＲＯＭ
）で、固定データを記憶する。６はレジスタで、ＲＯＭ
４から読み出されたデータを保持する０６は演算器、７
はレジスタで、演算器６はレジスタ３．レジスタ６、レ
ジスタ７からデータをとシこみ演算処理し、レジスタ７
は演算器６の演算結果を保持する。８は切替器で、ＲＡ
Ｍ１へ書き込むデータを選択する。９は命令発生器で、
演算処理を行なうための命令を記憶している。 １ｏはデータの入力端子、１１はクロックの入力端子、
１２はデータの出力端子である。 上記構成において、入力端子１１には周期が−定である
第２図ａのクロックが与えられる。命令発生器９はこの
クロックに同期して記憶している命令を順次読み出し、
演算器６には演算命令を、ＲＡＭ１　、ＲＯＭ４にはア
クセスするアドレスを、切替器８に対してはＲＡＭ１に
書き込むデータを選択するための切替信号をそれぞれ送
出する。 第２図すは演算器６に対して送出される演算命令を示し
ており、演算器６は第２図ａのクロックの周期？ニー　
とＫ、オペレーションａｐｌ、オペレーションＯＰｉ＋
１．オペレーションＯＰｉ＋２．　・・・・・・の動作
を順次行なう。 第２図ｇはＲＡＭ１に対して送出されるアドレスを示し
ているＯＲＡＭｌはに、ｉ番地、ｋｉ＋１番地ｅｋｌ千
２番地、・・・・・・・・・の順にアクセスされる。 ＲＡＭ１ではクロックの前半は読み出しモード。 クロックの後半は書き込みモードとして動作する。 第２図ｄはその状態を示した□もので、Ｒは読み出しモ
ード、Ｗは書き込みモードをあられしている。 クロックの前半でＲＡＭ１から読み出されるデータはレ
ジスタ２に保持される。レジスタ２は第２図ａのクロッ
クの立下りでデータを取り込み、これを保持する。第２
図６はレジスタ２が保持しているデータを示したもので
ｂ　ｘｌ　ｅ　Ｘｌ＋１　＊　ｘｉ＋２ｍ・・・・・・
・・・はそれぞれＲＡＭ１のｋｉｉ番地　ｋｌ＋１　番
地ｅ　ｋｌ＋２番地、・・・・・・・・・から読み出さ
れたデータを示している。レジスタ３は第２図ａのクロ
ックの立上りでレジスタ２からのデータを取り込み、こ
れを保持する。第２図ｆはレジスタ３が保持しているデ
ータを示したもので、レジスタ２の内容が半クロツク分
遅延し、保持されている。 第２図ｇはＲＯＭ４に対して送出されるアドレスを示し
ている。ＲＯＭ４はｌｉ番地ｅｊ！ｉ＋１番地、　Ｊｉ
＋ｚ番地、・・・・・・・・・の順にアクセスされる。 ＲＯＭ４から読み出されたデータは第２図ａのクロック
の立上りでレジスタ６へ取り込まれ、保持される。第２
図りは：ｉ５レジスタ６に保持されるデー：。 りを示したもので、亀、１　＃　’ｌ＋１１　’１＋２
−・・・・・・・・・□ はそれぞれＲＯＭ４の！ｉ番番地　ｌｉ＋１番地。 ｊ！ｉ＋　２番地、・・・・・・・・・から読み出され
たデータを示−している。 演算器６はレジスタ３．レジスタ６およびレジスタ７か
らのデータ信号を命令発生器９からの演算命令によって
演算処理する。演算処理された演算結果は第２図ａのク
ロックの立上りでレジスタ７に取り込まれ、保持される
。第２図ｉはレジスタ７に保持されているデータを示し
たもので、ｂｉ。 ｂｌ＋１　＊　ｂｌ＋２−　　・・・・・・・・・は演
算器６のオペレーション”ＩＬ　ｅ　”ｌ＋１　＋　”
ｌ＋２　ｍ・・・・・・・・・で演算された演算結果を
示している。演算器６のオペレーションＯＰｉ＋１にお
ける動作は、１クロツク前にアクセスされたＲＡＭ１．
ＲＯＭ４のデータＸｉとａ４および演算された演算結果
ｂｉを入力して演算処理し、演算結果ｂｉ＋、を出力す
ることであるＯ ＲＡＭ１において、クロックの後半では前述したように
書き込みモードとなシ、切替器８の出力データが書き込
まれる。切替器８はレジスタ２゜レジスタ３．レジスタ
７からのデータあるいは入力端子１０から入力されるデ
ータのうち一つを合着発生器９の切替命令にしたがって
選択する。 １゜ 今、ＲＡＭ１のｋｉ＋１番地がアクセスされているとす
る。レジスタ２からのデータが選択されることは、今回
読み出されたデータと同じデータＸｉ＋１　を書き込む
ことであり、実質的にはＲＡＭ１の書き替えを行なわな
いことと同等となる０レジスタ３からのデータが選択さ
れることは、１クロツク前に読み出されたデータ、すな
わちｋｉｉ番地記憶されていたデータｘｌをｋｉ＋１番
地に書き込むことである。レジスタ７からのデータを選
択することは、１クロツク前に演算器６で演算されたオ
ペレーションＯＰｉ　の演算結果ｂｌを書き込むことで
ある。また、入力端子１０からの入力データが選択され
ると、ＲＡＭ１に新しい入力データが書き込まれる。 演算処理の完了したデータを各サンプリングごとに出力
端子１２から取り出すと、ディジタル信号処理が施され
た信号が得られる。 次に本発明のディジタル信号処理回路を用いて、（１）
式であられされる非巡回型ディジタルフィルタを実現す
る場合について述べる。 今、命令発生器９からの演算器６への演算命令′は、レ
ジスタ３からの信号とレジスタ６からの信号を乗算し、
出力する命令（以後ＭＵＬ命令と記す）と、レジスタ３
からの信号とレジスタ６から信号を乗算した結果と、レ
ジスタ７からの信号とを加算し、出力する命令（以後Ｍ
Ｕム命令と記す）と、レジスタ７からの信号をそのまま
出力する。 すなわち演算を行なわない命令（以後ＮＯＰ命令と記す
）があるとする。この場合の演算器６の一構成例を第３
図に示す。第３図において、１３はレジスタ３からの入
力信号、１４はレジスタ６からの入力信号、１６はレジ
スタ７からの入力信号、１６はレジスメアへの出力信号
、１７は命令発生器９からの演算命令である。１８は乗
算器で、入力信号１３と入力信号１４とを乗算する。１
９゜２ｏは切替回路で、２１は加算器である。切替器□
、１ 路１９は、演算命令１７がＭＵム命令の時、入力信号１
６を、ＭＵＬ命令およびＮＯＰ命令の時、零を加算器２
１に出力する。切替回路２ｏは、演算命令１７がＭＵＬ
命令およびＭＵム命令の時、乗算器１８からの信号を、
ＮＯＰ命令め時、零を゛加算器２１に出力する。加算器
２１は切替回路１９および２０からの信号を加算し、レ
ジスタ７へ出力信号１６を出力する。 （１）式のフィルタの次数はＮ＝１０であり、その時の
係数ａｏ　＠　’１　ｍ・・・・・・・・・、、ａｌｏ
はＲＯＭ４の０番地から順に１０番地までに記憶し、入
力信号系列Ｘｎ　、　Ｘｎ−１＝　””””・、ｘｎ−
１ｏ　はＲＡＭ１の０番地から順に１０番地までに書き
込まれるとする。 この１０次の非巡回型ディジタルフィルタは表１に示す
命令シーケンスを命令発生器９に書き込み、この命令シ
ーケンスを実行することにより実現出来る。 表１において、演算命令は演算器６に出力される演算命
令の種類、ＲＯＭアドレスはＲＯＭ４のアクセスされる
アドレス、ＲＡＭアドレスはＲＡＭ１のアクセスされ不
アドレス、切替命令は切替器　　　　　　１．８で選択
されるデータ、すなわちＲＡＭ１に書き込まれるデータ
の出力源を示す。×印はアクセスするアドレスが任意で
あることをあられしている。 １３　。 最初に、ＲＯＭ４の０番地よりａｏ、ＲＡＭ１の０番地
よりＸｎを読み出し、ＲＡＭ１の０番地には入力端子１
ｏに入力されるデータを書き込む。 これが順序〔１〕の動作である。 次に、演算器６で、順序〔１〕で読み出されたデータａ
ＯとＸｆｉとを乗算するとともに、ＲＯＭ４の１番地よ
りａｌ、ＲＡＭ１の１番地よりｘｆｉ−１を読み出し、
ＦｔＡＭｌの１番地にはレジスタ３に保持されているデ
ータ、すなわち順序〔１〕で読み出されたデータＸｆｉ
を書き込む。これが順序〔２〕の動作である。 次に、演算器６で、順序〔２〕で読み出されたデータａ
１とｘｎ−＋　　とを乗算し、その結果と順序〔２〕で
の演算結果とを加算するとともに、ＲＯＭ４０２番地よ
りａ２、ＲＡＭ１０２番地よりＸｎ−２を読み出し、Ｒ
ＡＭ１０２番地にはレジスタ３に保持されているデータ
、すなわち順序〔２〕で読み出されたデータＸｎ−１を
書き込む。これが順序〔３〕の動作である。 以下、順序〔４〕から順序〔１１〕までは、順序〔３〕
での動作と同様の動作を順次行なう。 順序〔１２〕では、演算器６で、順序〔１１〕で読み出
されたデータ２ＬｊＯとＸｎ−１０とを乗算し、その結
果と順序〔１１〕での演算結果とを加算する。また、Ｒ
ＡＭ１は命令の各ステップごとに絶えず読み出し、書き
込みを行なっているので、ＲＡＭ１の内容の変更しない
時は、レジスタ２に保持されているデータ、すなわち今
回読み出されたデータを書き込む必要がある。 最後に、順序〔１２〕で得られた演算結果を出力端子１
２から取シ出す。 以上の命令シーケンスを各サンプリングごとに。 繰り返し行なうと１０次の非巡回型フィルタが実現出来
る。 １５ 表１ 次に、伝達関数Ｈ（Ｚ）が次の（２）式であられれる巡
回型ディジタルフィルタを実現する場合について述べる
。 今、フィルタの次数がＮ＝４であるとすると、この４次
の巡回型ディジタルフィルタは、例えば第４図に示す構
成によって実現出来る。第４図において、２２・〜３ｏ
は乗算器、３１．３２は加算器、３３〜３６は遅延メモ
リである。また、１ｎｓｑ、〜ｑ４＊　ｒ１〜ｒ４は乗
算器２２〜３ｏの乗算結果を、Ｗ１〜Ｗ４は遅延メモリ
３３〜３６の内容を、−。 Ｘｆｉは入力信号、・−Ｙｎは出力信号をそれぞれあら
□ わしている。 本発明のディジタル信号処理回路によりて、この４次の
巡回型ディジタルフィルタを実現する場合は、第４図に
示したフィルタが行なう動作と同じ動作を行なうように
命令発生器９に命令シーケンスを書き込み、この命令シ
ーケンスを実行すればよい。 フィルタの係数に、ａ１〜ａ４　ｌ　ｂ１〜ｂ４はそれ
ぞれＲＯＭ４の０番地から順番に８番地に記憶し、遅延
メモリ（第６図の３３・〜・３６）として、ＲＡＭ１の
１番地から順番に４番地までを使用し、また、入力信号
を一時記憶するのにＲＡＭ１の０番地を使用するとする
。また、命令発生器９からの演算命令は前述の非巡回デ
ィジタルフィルタの場合と同様に、ＭＵＬ命令、ＭＵム
命令、ＨＯＰ命令とがあるとすると、４次の巡回型ディ
ジタルフィルタを実現する命令シーケンスは表２のごと
くになるＯ 以下余白 表２ 最初に、ＲＯＭの０番地！＃）ｋ、ＲＡＭ１（７）。 番地よシｘｎをそれぞれ読み出し、ＲＡＭ１の。 番地には入力端子１ｏに入力されるデータを書き込む。 これが順序〔１〕の動作である。 次に、演算器６で、順序〔１〕で読み出されたデータに
とｘｎとを乗算するとともに、ＲＯＭ４み出し、ＲＡＭ
１の１番地にはレジスタ２に保持すしているデータ、す
なわち今回読み出されたデータＷ１を書き込む。これが
順序〔２〕の動作である。 次に、演算器６で、順序〔２〕で読み出されたデータｂ
１とＷｌ　　とを乗算し、その結果と順序〔２〕での演
算結果とを加算するとともに、ＲＯＭ４の６番地よＪ）
ｂ２．ＲＡＭ１（７）２番地ヨリｗ２ヲ読み出し、ＲＡ
Ｍ１の２番地にはレジスタ２に保持されているデータ、
す牟わち今回読み出されたデータＷ２を書き込む。これ
が順序〔３〕の動作である。 以下、順序〔４〕、順序〔６〕では、順序〔３〕での動
作と同様の動作を行なう。 次に、演算器６で、順序〔５〕で読み出されたデータｂ
３とＷ３　　とを乗算し、その結果と順序〔６〕での演
算結果とを加算するとともに、ＲＯＭ４の４番地からａ
４．ＲＡＭ１（７）４番地力らｗ４を読み出し、ＲＡＭ
１の４番地にはレジスタ３に保持されているデータ、す
なわち順序〔５〕で読み出されたデータＷ３を書き込む
。これが順序〔６〕の動作である。 次に、演算器ｅで、順序〔６〕で読み出されたデータａ
４とｗ４　　とを乗算し、その結果と順序〔６〕での演
算結果とを加算するとともに、ＲＯＭ４の１番地よ１Ｉ
Ｌ１．ＲＡＭ１の１番地ｊ　Ｊ）　Ｗｌを読み出し、Ｒ
ＡＭ１の１番地にはレジスタ７に保持されているデータ
、すなわち順序〔６〕での演算結果Ｐ七Σｑ１を書き込
む。これが順序〔７〕の動作である。□ 以下、順序〔８〕、順序

〔９〕では、前述した　　　　
　ｌ“順序〔６〕での動作と同様の動作を行なう。 順序〔１ｏ〕では、演算器６で、順序

〔９〕で２１、： 読み出されたデータａ３とｗ５とを乗算し、その結果と
順序

〔９〕での演算結果とを加算する。また、ＲＡＭ１
は命令の各ステップごとに絶えず読み出し、書き込みを
行なっているので、ＲＡＭ１の内容を変更しない時は、
レジスタ２に保持されているデータ、すなわち今回読み
出されたデータを書き込む必要がある。 最後に、順序〔１ｏ〕で得られた演算結果を出力端子１
２から取シ出す。 以上の命令シーケンスを各サンプリングごとに繰り返し
行なうと４次の巡回型フィルタが実現出来る。 以上説明したように本発明によれば、ＲＡＭは演算器の
演算サイクルに同期して、アクセスするアドレスが与え
られ、演算サイクルの前半でデータの読み出し、演算サ
イクルの後半でデータの書き込みを行なっているため、
演算器は演算サイクルに同期してＲＡＭからデータが得
られ、効率の良い使用が可能となシ、演算処理速度が向
上したＮイジタル信号処理回路が得られる。 ２２、 従って本発明のディジタル信号処理回路を用いてディジ
タル演算処理を行なう場合、演算処理に要する時間が短
縮されているため、サンプリング周波数を高くすること
が可能となる。また、フィルタや変復調器等を構成する
場合、演算処理能力が増大しているので、フィルタの次
数を上げること等により特性の良いフィルタや変復調器
等が実現可能となる。

【図面の簡単な説明】 第１図は本発明の一実施例におけるディジタル信号処理
回路のブロック図、第２図はその動作を示すタイムチャ
ート、第３図は演算器の一構成例を示すブロック図、第
４図は４次の巡回型フィルタのブロック構成図である。 １・・・・・・ＲＡＭ、２，３，５．７・川・・レジス
タ、４・・・・・・ＲＯＭ１ｅ・・・・・・演算器、８
・・・・・・切替器、９・・・・・・命令発生器、１ｏ
・・・・・・データ入力端子、１１・・・・・・クロッ
ク入力端子、１２・・・・・・データ出力端子。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名３う
　ミニ　’：；　％４−１　二Ｑ！　Ｃ−一、−一

Claims (1)

【特許請求の範囲】
1. 指定されたアドレスに応じてデータの読み出しと書き込
   みを行なうランダム・アクセス・メモリと、このランダ
   ム・アクセス・メモリの読み出し信号を記憶する第１の
   レジスタと、この第１のレジスタの出力信号を記憶する
   第２のレジスタと、この第２のレジスタの出力信号をデ
   ィジタル演算処理する演算器と、この演算器の出力信号
   を記憶する第３のレジスタと、前記第１および第２およ
   び第３のレジスタの出力信号と他の新しいデータのうち
   いずれか一つの信号を選択して前記ランダム・アクセス
   ・メモリへの入力信号とする切替器と、前記演算器の演
   算サイクルの前半で前記ランダム・アクセス・メモリの
   データを読み出し前記第１のレジスタへ与えるとともに
   演算サイクルの後半で前記切替器の出力信号を前半で読
   み出されたデータのアドレスと同じアドレスの前記ラン
   ダム・アクセス・メモリへの書き込みと前記第１のルジ
   スタの内容を第２のレジスタに転送するように制御する
   手段とを有することを特徴とするディジタル信号処理回
   路。