JPS62293811A - フアイナイト・インパルス・レスポンス・デジタル・フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概要〕 ファイナイト・インパルス・レスポンス（ＦＩＲ）デジ
タル・フィルタであって複数ビットのデータが入力され
る構成において、複数ビットのデータがビット・シリヤ
ルに供給される２つの直列乗算器を出力側の周期で切替
えて、出力を得るようにした構成をもち、ハードウェア
構成を簡易化したことが開示されている。

〔産業上の利用分野〕

本発明は、ファイナイト・インパルス・レスポンス・デ
ジタル・フィルタ、特に複数ビットのデータカ（入力さ
れる当８亥ＦＩＲデジタル・フィルタにおいて、直列乗
算器を用いて１回路構成を簡易化したＦＩＲデジタル・
フィルタに関する。

〔従来の技術〕

例えばΔ−Σ型アナログ・デジタル変換器においては、
　　８Ｋｔｌｚの音声信号を２Ｍｌ１ｚの周期でサンプ
リングした２値データが入力される第１のフィルタと、
当該筒１のフィルタから得られる複数ビットのデータが
供給される第２のフィルタとをもっている。そして第２
のフィルタは１例えばの如き関数に対応した処理を行う
。

従来上記関数に対応する処理を行うに当っては。

第４図に示す如き回路を２段縦続接続する構成が考慮さ
れた。

第４図において、１−１ないし１−１７は夫々遅延素子
、２，３は夫々加算器（Ｎ算を含む）を表わしている。

第４図図示の構成は に相当する処理部分であり、同じ回路を２段縦続接続す
ることによって、２乗演算が行われる。

第４図図示の構成が採用される場合には９図示の入力が
複数ビットのデータで構成され（即ち複数ビット分並列
に入力され）る場合には、遅延素子の段数も大であるこ
ととあいまって、遅延素子用のメモリのハードウェア規
模がきわめて大となる。

この点を解決するために第５図図示の如き回路構成が考
慮されている。図中の符号４は並列乗算器（複数ビット
分が並列に入力される）、５はカウンタ、６は加算器、
７−１．７−２は夫々アキュムレータ、８は選択回路を
表わしている。

上記第２のフィルタによって行われる演算を考慮すると
き。

・・・＋１６２−”　　＋１５２−”　　十・・・・・
・’＋ｚ〜：ｌ１１　　−＋１１ が得られる。このことを利用し、第５図図示のカウンタ
５がタイミングに同期してｒｌＪ、ｒ２Ｊ・・・ｒ１６
Ｊ、ｒ１５Ｊ、ｒ１４Ｊ・・・、「１」を発するように
構成され１乗算器４の１つの入力にタイミングに同期し
てｒｌＪ、ｒＺ−’Ｊ、ｒＺ−Ｊ。

・・・、ｒＺ−”Ｊが入力されるようにされる。加算器
６は、一方のアキュムレータ例えば７−１に累算されて
いる値と乗算器４からの出力とを加算し。

当該アキュムレータ７−１に累算してゆく。即ち。

上記第（１１式に対応する処理を実行してゆく。アキュ
ムレータ７−１の他にアキュムレータ７−２が・存在す
る理由は、入力端の例えば５１２ＫＨｚの周期と出力側
の例えば３２ＫＩＩｚの周期とのタイミング調整のため
に、演算周期の位相を異ならしめてオーバラップさせな
がら処理していることによる。

〔発明が解決しようとする問題点〕

上記第５図図示構成の場合にも、並列乗算器という回路
規模の大きい構成が必要となる。

〔問題点を解決するための手段〕

本発明は上記の点を解決しており、複数ビットのデータ
がビット・シリヤルに供給される直列乗算器を巧みに用
いるようにしている。

第１図は本発明の原理構成図を示す。図中の符号１０−
１．１０−２．１０−３は夫々遅延素子。

１１−１．１１−２は夫々直列乗算器、１２は切替回路
、１３はカウンタ、　　（１Ｂ−１，）（１８−２）は
ゲート回路を示している。

複数ビットのデータがビット・シリヤルな形で例えば下
位ビットから入力される。そして、カウンタ１３のｒｌ
Ｊ、　　ｒ２Ｊ・・・ｒ１５Ｊ、　　ｒ１６ｊ。

「１」・・・の順に発生する値に対応して、ゲート回路
（１８−１）（１８−２）により直列乗算器（１１−１
）（１１−２）内の１ビツト加算器段のいずれの段に、
上記ビット・シリヤルなデータの所定のビットを供給す
るか否かを決定する。

切替回路１２は、出力側の例えば３２ＫＨ２のサンプリ
ング周期に対応して、直列乗算器１１−１の出力と直列
乗算器１１−２の出力とを切替える。

〔作用〕

直列乗算器１１−１．１１−２においては、演算処理周
期の位相を異ならしめて１周期の半分の期間ずつオーバ
ラップさせた形で乗算処理が行われている。そして、夫
々の乗算器は、上記第（１）式に示す演算、即ち。

１　＋　２２−’＋　３２−”＋・・・＋１６２−”　
＋１５２−１６＋・・・＋Ｚ−３０ に対応する演算を行っている。この場合の係数「ＩＪ、
ｒ２Ｊ、・・・ｒ１６Ｊ、ｒ１５Ｊ・・・、「１」に対
応するようにカウンタ１３が乗算器に対するゲートをオ
ン・オフする。

〔実施例〕

第２図は本発明の一実施例構成を示す。図中の符号１０
−１．１０−２．１０−３．１１−１゜１１−２．１２
．１３．（１Ｂ−１）、（１８−２）は第１図に対応し
、１４−１ないし１４−４は夫々１ビット加算器、１５
−１ないし１５−４は夫々１ビット加算器、１６．１７
は夫々１２ピント分の遅延用フリップ・フリップを表わ
している。

直列乗算器１１−１．１１−２は従来公知の如く、カウ
ンタ１３からの出力に対応して、　（ｉ）現に供給され
たビットａ、（ｉｉ）１ビツト前のビットｂ、　　（ｉ
ｉｉ）　　２ビツト前のビットｃ、　　（ｉｖ）　　３
ビツト前のビットｄを選択的に、１ビット加算器１４−
１ないし１４−４あるいは１５−１ないし１５−４に供
給し、遅延用フリップ・フロップを介在して巡回されて
いる。そして、出力側のサンプリング周期に対応して、
切替回路１２によって。

直列乗算器の出力を選択している。なお、第２図図示の
場合には、１語１６ビツトのデータがビット・シリヤル
に入力されるものとして示されている。

切替回路１２は、第３図図示のタイムチャートの如く、
直列乗算器１１−１．１１−２の出力を切替えて出力し
ており、２つの直列乗算器はオーバラップする形で処理
を行っている。

〔発明の効果〕

以上説明した如く２本発明によれば、直列乗算器を利用
することが可能となり、ハードウェア構成が大幅に簡易
化される。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の実施例
構成、第３図は動作説明用のタイムチャート、第４図お
よび第５図は夫々従来の構成を示す。 図中、１０−ｉは遅延素子、１１−１，１１−２は夫々
直列乗算器、１２は切替回路、１３はカウンタ、１４−
ｉおよび１５−１は夫々１ピント加算器を表わす。 特許出願人　　　冨士通株式会社（外１名）代理人弁理
士　　森　１）　寛　（外１名）４−４づ肋碑埋樟ハ澗
　　　１１−２ 第　１！２１ タイへ斗ヤード ｆ、　　３　　ｆｆＪ

Claims (1)

1. 【特許請求の範囲】 複数ビットのデータが入力されるファイナイト・インパ
   ルス・レスポンス・デジタル・フィルタにおいて、 上記複数ビットのデータがビット・シリヤルに供給され
   る２つの直列乗算器（１１−１）（１１−２）をもうけ
   、 当該２つの直列乗算器（１１−１）（１１−２）が乗算
   処理を位相を異にして夫々実行すると共に、 出力側のサンプリング・データの周期ごとに上記２つの
   乗算器（１１−１）（１１−２）を切替えて出力するよ
   うにした ことを特徴とするファイナイト・インパルス・レスポン
   ス・デジタル・フィルタ。