JPH0740657B2

JPH0740657B2 - フアイナイト・インパルス・レスポンス・デジタル・フイルタ

Info

Publication number: JPH0740657B2
Application number: JP13703486A
Authority: JP
Inventors: 洋久雁部; 賢造長谷川; 敏夫林; 国治内村
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1986-06-12
Filing date: 1986-06-12
Publication date: 1995-05-01
Anticipated expiration: 2010-05-01
Also published as: JPS62293811A

Description

【発明の詳細な説明】〔概要〕ファイナイト・インパルス・レスポンス（FIR）デジタ
ル・フィルタであって複数ビットのデータが入力される
構成において，複数ビットのデータがビット・シリヤル
に供給される２つの直列乗算器を出力側の周期で切替え
て，出力を得るようにした構成をもち，ハードウェア構
成を簡易化したことが開示されている。

〔産業上の利用分野〕

本発明は，ファイナイト・インパルス・レスポンス・デ
ジタル・フィルタ，特に複数のビットのデータが入力さ
れる当該FIRデジタル・フィルタにおいて，直列乗算器
に用いて，回路構成を簡易化したFIRデジタル・フィル
タに関する。

〔従来の技術〕

例えばΔ−Σ型アナログ・デジタル変換器においては,8
KHzの音声信号を2MHzの周期でサンプリングした２値デ
ータが入力される第１のフィルタと，当該第１のフィル
タから得られる複数ビットのデータが供給される第２の
フィルタとをもっている。そして第のフィルタは，例え
ばの如き関数に対応した処理を行う。

従来上記関数に対応する処理を行うに当っては，第４図
に示す如き回路を２段継続接属する構成が考慮された。

第４図において,1−１ないし１−17は夫々遅延素子,2,3
は夫々加算器（減算を含む）を表わしている。第４図図
示の構成はに相当する処理部分であり，同じ回路を２段縦続接続す
ることによって,2乗演算が行われる。

第４図図示の構成が採用される場合には，図示の入力が
複数ビットのデータで構成され（即ち複数ビット分並列
に入力され）る場合には，遅延素子の段数も大であるこ
ととあいまって，遅延素子用のメモリのハードウェア規
模がきわめて大となる。

この点を解決するために第５図図示の如き回路構成が考
慮されている。図中の符号４は並列乗算器（複数ビット
分が並列に入力される）,5はカウンタ,6は加算器,7−1,
7−２は夫々アキュムレータ,8は選択回路を表わしてい
る。

上記第２のフィルタによって行われる演算を考慮すると
き，が得られる。このことを利用し，第５図図示のカウンタ
５がタイミングに周期して「１」，「２」…「16」，
「15」，「14」…，「１」を発するように構成され，乗
算器４の１つの入力にタイミングに同期して「１」，
「Z^-1」，「Z^-2」，…，「Z^-30」が入力されるようにさ
れる。加算器６は，一方のアキュムレータ例えば７−１
に累算されている値と乗算器４からの出力とを加算し，
当該アキュムレータ７−１に累算してゆく。即ち，上記
第（１）式に対応する処理を実行してゆく。アキュムレ
ータ７−１の他にアキュムレータ７−２が存在する理由
は，入力側の例えば512KHzの周期と出力側の例えば32KH
zの周期とのタイミング調整のために，演算周期の位相
を異ならしめてオーバラップさせながら処理しているこ
とによる。

〔発明が解決しようとする問題点〕

上記第５図図示構成の場合にも，並列乗算器という回路
規模の大きい構成が必要となる。

〔問題点を解決するための手段〕

本発明は上記の点を解決しており，複数ビットのデータ
がビット・シリヤルに供給される直列乗算器を巧みに用
いるようにしている。

第１図は本発明の原理構成図を示す。図中の符号10−1,
10−2,10−３は夫々遅延素子,11−1,11−２は夫々直列
乗算器,12は切替回路,13はカウンタ，（18−１）（18−
２）はゲート回路を示している。

複数のビットのデータがビット・シリヤルな形で例えば
下位ビットから入力される。即ち今,16ビットの信号を
仮定して,16ビットの信号を31サンプリングした結果合
計496ビット（16ビット×31）の直列信号が入力端子
に，ｂ（0,0）,b（0,1）,b（0,2）……ｂ（0.15…）,b（1,
0）,b（1,1）,b（1,2）……ｂ（1,15）,b（2,0）,b（2,
1）,b（2,2）……ｂ（2,15）,b（3,0）……ｂ（30,0）,
b（30,1）,b（30,2）……ｂ（30,15）と順に入力されるようにされる。

このことは,31回のサンプリングに対応して，あるサン
プリングを第ｋ回目としたとき，ｂ（k,0）,b（k,1）,b（k,2）……,b（k,15）をもつ所
の１つのサンプリング・データｆ（ｋ）＝ｂ（k,15）×2¹⁵＋ｂ（k,14）×2¹⁴ ＋……ｂ（k,0）×2⁰ が31個入力されることを表している。

そして,31回分のサンプリング・データが入力されたこ
とに対応して,1つの直列乗算器11−１（又は11−２）か
らフィルタリングされた16ビットの出力がビット・シリ
ヤルに出力されてくる。

１回の16ビットの出力が得られる期間をＴとすると，切
替回路12からの出力は周期（T/2）（厳密には16T/31）
毎に，直列乗算器11−１と11−２とから交互に半周期ず
れて出力される。

各直列乗算器11−１（又は11−２）においては，１−2Z^-1＋3Z^-2＋……＋16Z^-15＋15Z^-16…… ＋2Z^-29＋Z^-30 を得るものであって，カウンタ13に示される選択信号イ
ロハニと選択信号ホヘトチとが夫々上記の計数「１」，
「２」，「３」……「16」「15」……「２」，「１」を
与えるようにゲート回路18−１（又は18−２）に供給さ
れ，遅延素子10−1,10−2,10−３を介してシフトされて
いるサンプリング・データに当該係数を乗じて直列乗算
器11−１（又は11−２）に受入れさせる。

実際には第２図に関連して後述する如く，直列乗算器11
−１（又は11−２）内の１ビット加算器段（５個の１ビ
ット入力と４個の１ビットキャリ入力とを加算して当該
桁での加算結果のキャリと１ビットの出力とを得る１ビ
ット加算器段）のいずれの段に上記ビット・シリヤルな
データの所定のビットを供給するかを決定する。

切替回路12は，出力側の例えば32KHzのサンプリング周
期に対応して，直列11−１の出力と直列乗算器11−２の
出力とを切替える。

〔作用〕

直列乗算器11−1,11−２においては，演算処理周期の位
相を異ならしめて，周期の半分の期間ずつオーバラップ
させた形で乗算処理が行われている。そして，夫々の乗
算器は，上記第（１）式に示す演算，即ち，１＋2Z^-1＋3Z^-2＋…＋16Z^-15＋15Z^-16＋…＋Z^-30 に対応する演算を行っている。この場合の係数「１」，
「２」…「16」，「15」…，「１」に対応するようにカ
ウンタ13が乗算器に対するゲートをオン・オフする。

〔実施例〕

第２図は本発明の一実施例構成を示す。図中の符号10−
1,10−2,10−3,11−1,11−2,12,13,（18−１），（18−
２）は第１図に対応し,14−１ないし14−４は夫々１ビ
ット加算器,15−１ないし15−４は夫々１ビット加算器,
16,17は夫々12ビット分の遅延用フリップ・フロップを
表わしている。

直列乗算器11−1,11−２は従来公知の如く，カウンタ13
からの出力に対応して，（ｉ）現に供給されたビットa,
（ii）１ビット前のビットb,（iii）２ビット前のビッ
トc,（iv）３ビット前のビットｄを選択的に,1ビット加
算器14−１ないし14−４あるいは15−１ないし15−４に
供給し，遅延用フリップ・フロップを介在して巡回され
ている。そして，出力側のサンプリング周期に対応し
て，切替回路12によって，直列乗算器の出力を選択して
いる。

即ち，上述した如く，フィルタリングされた16ビットの
出力が一方の直列乗算器11−１から出力される周期をＴ
とし，その間に31回分のサンプリングされたデータがｂ（0,0）,b（0,1）,b（0,2）……ｂ（0,15）,b（1,
0）,b（1,1）,b（1,2）……ｂ（1,15）,b（2,0）,b（2,
1）,b（2,2）……ｂ（2,15）,b（3,0）……ｂ（30,0）,
b（30,1）,b（30,2）……ｂ（30,15）の如くビット・シリヤルに順に入力される。

この周期Ｔを，上記31個のサンプリング値の各入力に相
当する周期Ｈ−0,H−1,……Ｈ−30に分けるとすると
き，（ａ）周期Ｈ−０において１×ｆ（０）（但し,f（０）
は上記ｆ（ｋ）においてｋ＝０としたもの−以下同様）
の形でゲート回路18−１を介して直列乗算器11−１に取
込まれるようにし，（ｂ）周期Ｈ−１において２×ｆ（１）の形でゲート回
路18−１を介して直列乗算器11−１に取込まれるように
し，（ｃ）周期Ｈ−２において３×ｆ（２）の形でゲート回
路18−１を介して直列乗算器11−１に取込まれるように
し，（ｄ）以下同様にして，周期Ｈ−15で16×ｆ（15）が取
込まれるように，（ｅ）周期Ｈ−16で15×ｆ（16）が取込まれ，（ｆ）以下同様にして，周期Ｈ−30で１×ｆ（30）が取
込まれるようにする。

直列乗算器11−１内では,1つの周期Ｈ−ｉ（ｉは０ない
し30）に相当する時間遅延されて（遅延用フリップフロ
ップ16を介して遅延されて）,1つ前の周期の演算結果が
巡回してくるので，（ａ′）周期Ｈ−０において，ｇ（０）≡１×ｆ（０）が得られ，（ｂ′）周期Ｈ−１において，ｇ（１）≡２×ｆ（１）＋ｇ（０）が得られ，（ｃ′）周期Ｈ−２において，ｇ（２）≡３×ｆ（２）＋ｇ（１）が得られ，（ｄ′）以下同様にして，周期Ｈ−15において，ｇ（15）≡16×ｆ（15）＋ｇ（14）が得られ，（ｅ′）周期Ｈ−16において，ｇ（16）≡15×ｆ（16）＋ｇ（15）が得られ，（ｆ′）以下同様にして，周期Ｈ−30において，ｇ（30）≡１×ｆ（30）＋ｇ（29）が得られる。即ち,g（30）がフィルタリング結果として
切替回路12に導かれてゆく。

なお，カウンタ13における選択信号イロハニ（又はホヘ
トチ）は，例えば上記周期Ｈ−12のときを例にとると，
上記係数「13」であることから，「イロハニ」は値「1
3」を示す「1101」を発するようにされている。そして
第２図図示のa,b,c,d上に現れるビット値を夫々ゲート
するようにする。即ち，今の例の場合，イが「１」，ロ
が「１」，ハが「０」，ニが「１」であることから,f
（12）に相当するビットがシフトされてゆく間に図示の
ａとｂとに現れるビット値が直列乗算器11−１に受取ら
れてゆく。

切替回路12は，第３図図示のタイムチャートの如く，直
列乗算器11−1,11−２の出力を切替えて出力しており,2
つの直列乗算器はオーバラップする形で処理を行ってい
る。

〔発明の効果〕

以上説明した如く，本発明によれば，直列乗算器を利用
することが可能となり，ハードウェア構成が大幅に簡易
化される。

【図面の簡単な説明】

第１図は本発明の原理構成図，第２図は本発明の実施例
構成，第３図は動作説明用のタイムチャート，第４図お
よび第５図は夫々従来の構成を示す。図中,10−ｉは遅延素子,11−1,11−２は夫々直列乗算
器,12は切替回路,13はカウンタ,14−ｉおよび15−ｉは
夫々１ビット加算器を表わす。

───────────────────────────────────────────────────── フロントページの続き (72)発明者林敏夫神奈川県厚木市森の里若宮３番１号日本電信電話株式会社厚木電気通信研究所内 (72)発明者内村国治神奈川県厚木市森の里若宮３番１号日本電信電話株式会社厚木電気通信研究所内

Claims

【特許請求の範囲】

【請求項１】複数ビットで構成されるデータが入力され
るファイナント・インパルス・レスポンス・デジタル・
フィルタにおいて，上記複数ビットで構成されるデータをサンプリングした
結果のデータについての，当該データを構成するビット
がビット・シリヤルにかつ複数回のサンプリング結果の
データをサンプリング周期に対応させて供給されるよう
構成され，当該ビット・シリヤルに供給されるデータを単位ユニッ
ト分遅延させる遅延素子を複数段分継続させた遅延回路
部と，該遅延回路部を構成する上記複数段の各遅延素子からの
出力を含む複数個のビットが各ビットについては選択的
に供給されて直列処理によって乗算を行う直列乗算器
と，当該直列乗算器に対して，上記各ビットを当該各ビット
について選択的に供給せしめる選択信号を生成するカウ
ンタとをそなえており，かつ上記直列乗算器として２つの直列乗算器（11−１）
（11−２）をもうけ，当該２つの直列乗算器（11−１）（11−２）が乗算処理
を位相を異にして夫々実行すると共に，出力側のサンプリング・データの周期ごとに上記２つの
直列乗算器（11−１）（11−２）を切替えて出力するよ
うにしたことを特徴とするファイナント・インパルス・レスポン
ス・デジタル・フィルタ。