JPH0720047B2 - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPH0720047B2 JPH0720047B2 JP24582785A JP24582785A JPH0720047B2 JP H0720047 B2 JPH0720047 B2 JP H0720047B2 JP 24582785 A JP24582785 A JP 24582785A JP 24582785 A JP24582785 A JP 24582785A JP H0720047 B2 JPH0720047 B2 JP H0720047B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルフィルタ、特に非巡回形（FIR
形）ディジタルフィルタに関し、倍精度演算を効率良く
実行し得るようにしたものである。
形）ディジタルフィルタに関し、倍精度演算を効率良く
実行し得るようにしたものである。
フィルタのインパルス応答に対応した乗算係数列の係数
値が大の部分のみ倍精度演算を行い、これによって係数
メモリの容量を少なくし、また乗算器の規模を小さくし
て処理速度を高め、高精度で高効率のディジタル信号処
理ができるようにしたものである。
値が大の部分のみ倍精度演算を行い、これによって係数
メモリの容量を少なくし、また乗算器の規模を小さくし
て処理速度を高め、高精度で高効率のディジタル信号処
理ができるようにしたものである。
ディジタル信号処理系においては、系が扱うPCMデータ
のサンプリングレートを数倍に増加させてからD/A又はA
/Dすることがあり、オーバーサンプリングと称されてい
る。このような処理系では、捕間或いは間引きのデータ
処理に伴ってローパス特性を有するFIR形ディジタルフ
ィルタが良く使用される。一般にFIRディジタルフィル
タは次数（段数）を大きくするほど遮断特性（急峻
度）、阻止帯域における減衰量及びリップル特性を良く
することができる。しかし実際のディジタルフィルタの
演算ハードウエアでは、乗算係数語長が制限されるの
で、減衰量等の理論値を達成することは困難である。
のサンプリングレートを数倍に増加させてからD/A又はA
/Dすることがあり、オーバーサンプリングと称されてい
る。このような処理系では、捕間或いは間引きのデータ
処理に伴ってローパス特性を有するFIR形ディジタルフ
ィルタが良く使用される。一般にFIRディジタルフィル
タは次数（段数）を大きくするほど遮断特性（急峻
度）、阻止帯域における減衰量及びリップル特性を良く
することができる。しかし実際のディジタルフィルタの
演算ハードウエアでは、乗算係数語長が制限されるの
で、減衰量等の理論値を達成することは困難である。
第９図はフィルタの次数に対する減衰量の特性図で、次
数を増幅するほど減衰量が増大する垂下特性となる。例
えば96次の２倍オーバーサンプリングフィルタでは、理
論上は90dBの減衰量が得られる。しかし係数語長を16ビ
ットに丸めると、80dBの減衰量しか得られない。90dBを
得るには18ビットの精度を必要とする。
数を増幅するほど減衰量が増大する垂下特性となる。例
えば96次の２倍オーバーサンプリングフィルタでは、理
論上は90dBの減衰量が得られる。しかし係数語長を16ビ
ットに丸めると、80dBの減衰量しか得られない。90dBを
得るには18ビットの精度を必要とする。
ディジタルフィルタに用いられる乗算器の回路規模は扱
うPCMデータの語長Ｙと係数の語長Ｘとの積Ｘ・Ｙにほ
ぼ比例する。乗算器の回路規模が大きいとLSIがコスト
高になると共に、乗算速度も低下する。従って所要の処
理速度を得るためにフィルタ次数が制限される場合も生
じる。
うPCMデータの語長Ｙと係数の語長Ｘとの積Ｘ・Ｙにほ
ぼ比例する。乗算器の回路規模が大きいとLSIがコスト
高になると共に、乗算速度も低下する。従って所要の処
理速度を得るためにフィルタ次数が制限される場合も生
じる。
また係数メモリとして乗算器外に汎用ROMを接続して用
いる場合、語長が８、16、24ビットの場合にはROMのア
ドレス空間を効率良く利用できるが、これ以外の語長で
は利用効率が低下する。
いる場合、語長が８、16、24ビットの場合にはROMのア
ドレス空間を効率良く利用できるが、これ以外の語長で
は利用効率が低下する。
本発明は上述の問題にかんがみ、回路規模を増加させず
に、高精度の演算ができるようにし、また係数ROMの利
用効率を良くしてコスト／性能比を改善することをその
目的とする。
に、高精度の演算ができるようにし、また係数ROMの利
用効率を良くしてコスト／性能比を改善することをその
目的とする。
第１図の実施例に示すように、乗算係数を記憶したメモ
リ（ROM2）と、このメモリから読出された乗算係数と入
力サンプル列とを乗算する乗算器と、乗算出力を入力と
する加算器４と、加算出力を累積するアキュムレータ５
と、アキュムレータ出力を桁シフトしてから上記加算器
の他の入力に加える桁シフタ９とを備えている。上記メ
モリにはフィルタのインパルス応答に関する乗算係数を
係数値が大の部分Ａでは、倍精度で、係数が小の部分Ｂ
では単精度で記憶させている。倍精度係数については上
位桁及び下位桁に分けて入力サンプル列と乗算を行い、
桁シフタ９によって、乗算器の出力が上位桁演算出力か
下位桁演算出力かでシフトの有無を切換え、上記乗算器
の出力と上記アキュムレータの累積加算出力との加算時
の桁合せを行って累積加算するように構成されている。
リ（ROM2）と、このメモリから読出された乗算係数と入
力サンプル列とを乗算する乗算器と、乗算出力を入力と
する加算器４と、加算出力を累積するアキュムレータ５
と、アキュムレータ出力を桁シフトしてから上記加算器
の他の入力に加える桁シフタ９とを備えている。上記メ
モリにはフィルタのインパルス応答に関する乗算係数を
係数値が大の部分Ａでは、倍精度で、係数が小の部分Ｂ
では単精度で記憶させている。倍精度係数については上
位桁及び下位桁に分けて入力サンプル列と乗算を行い、
桁シフタ９によって、乗算器の出力が上位桁演算出力か
下位桁演算出力かでシフトの有無を切換え、上記乗算器
の出力と上記アキュムレータの累積加算出力との加算時
の桁合せを行って累積加算するように構成されている。
第１図は本発明のディジタルフィルタの一実施例を示す
回路ブロックで、このディジタルフィルタは、周知のよ
うにPCMデータ（16ビット）を記憶するRAM1、乗算係数
を記憶するROM2、加算器３、アキュムレータ４を備えて
いる。この回路は第２図のシグナルフロー図に示す周知
のFIR形ディジタルフィルタの信号処理を具体的に実行
する。
回路ブロックで、このディジタルフィルタは、周知のよ
うにPCMデータ（16ビット）を記憶するRAM1、乗算係数
を記憶するROM2、加算器３、アキュムレータ４を備えて
いる。この回路は第２図のシグナルフロー図に示す周知
のFIR形ディジタルフィルタの信号処理を具体的に実行
する。
第１図においてカウンタ６は、フィルタ段数がＮ段
（次）の場合にNfs（fsは入力サンプル列のサンプリン
グ周波数）のクロックを計数してアドレスを発生し、こ
のアドレスに基づいてROM2から第２図の各乗算段に対応
する一連の係数K0〜KNが順次読出される。カウンタ６の
アドレス出力は加算器７を介してRAM1にも送られ、第２
図の各遅延段Z-1に対応した入力データ列が読出され
る。なお各遅延段Z-1における１サンプルごとの遅延処
理をRAM1で実行するために、サンプリング周波数fsのク
ロックを計数するカウンタ８の出力が加算器７の他の入
力に与えられ、RAM1のアドレスがサンプリング周期で歩
進される。
（次）の場合にNfs（fsは入力サンプル列のサンプリン
グ周波数）のクロックを計数してアドレスを発生し、こ
のアドレスに基づいてROM2から第２図の各乗算段に対応
する一連の係数K0〜KNが順次読出される。カウンタ６の
アドレス出力は加算器７を介してRAM1にも送られ、第２
図の各遅延段Z-1に対応した入力データ列が読出され
る。なお各遅延段Z-1における１サンプルごとの遅延処
理をRAM1で実行するために、サンプリング周波数fsのク
ロックを計数するカウンタ８の出力が加算器７の他の入
力に与えられ、RAM1のアドレスがサンプリング周期で歩
進される。
ROM2及びRAM1から読出された一連の係数及び入力データ
は乗算器３の入力Ｘ、Ｙに与えられ、乗算結果の積出力
が順次導出される。積出力は加算器４を通してアキュム
レータ５に累積される。累積出力を加算器４のもう一つ
の入力に帰還することにより、たたみ込み演算等の積和
計算が実行されることになる。
は乗算器３の入力Ｘ、Ｙに与えられ、乗算結果の積出力
が順次導出される。積出力は加算器４を通してアキュム
レータ５に累積される。累積出力を加算器４のもう一つ
の入力に帰還することにより、たたみ込み演算等の積和
計算が実行されることになる。
第３図は第２図に示すFIRフィルタの代表的なローパス
特性図で、この特性に対応する第４図のインパルス応答
波形の離散振幅値でもってROM2に記憶させる一連の係数
値を定めることができる。
特性図で、この特性に対応する第４図のインパルス応答
波形の離散振幅値でもってROM2に記憶させる一連の係数
値を定めることができる。
ローパスフィルタ特性のインパルス応答はsin x/xのカ
ーブに近く、第４図に示すように振幅が大きいのは、中
心部のみである。そこで第４図のインパルス応答波形を
中心部Ａと周辺部Ｂとに分け、中心部については倍精度
演算を行うことにする。例えば係数語長を単精度では14
ビットとしてこれで周辺部Ｂの係数を作り、中心部分Ａ
については２語長を用いて例えば４ビット多い18ビット
で係数を作る。中心部では倍長演算により２倍の演算時
間を必要とするが、全体として18ビット相当の演算精度
が得られ、入力を16ビットとするとほぼ90dBの減衰量が
得られる。係数の実質語長は14ビットである。
ーブに近く、第４図に示すように振幅が大きいのは、中
心部のみである。そこで第４図のインパルス応答波形を
中心部Ａと周辺部Ｂとに分け、中心部については倍精度
演算を行うことにする。例えば係数語長を単精度では14
ビットとしてこれで周辺部Ｂの係数を作り、中心部分Ａ
については２語長を用いて例えば４ビット多い18ビット
で係数を作る。中心部では倍長演算により２倍の演算時
間を必要とするが、全体として18ビット相当の演算精度
が得られ、入力を16ビットとするとほぼ90dBの減衰量が
得られる。係数の実質語長は14ビットである。
具体的には、中心部Ａでは、第５図Ａに示す18ビットの
係数kn（ｎ＝０〜Ｎ）を、第５図Ｂのように上位桁kn″
（b17〜b14）と下位桁kn′（b13〜b0）とに分けて、係
数テーブルを作成する。下位桁については、予めデータ
を2W倍（この例ではＷ＝４）して、上位桁、下位桁共14
ビットで構成する。乗算は上位と下位とで２回に分けて
行い、下位桁についての乗算結果を第５図Ｃのように右
シフトして2-W倍し、上位桁の乗算結果と加算する。こ
の結果、14ビットの係数語長Ｘに体してＸ＋Ｗの有効精
度が得られる。
係数kn（ｎ＝０〜Ｎ）を、第５図Ｂのように上位桁kn″
（b17〜b14）と下位桁kn′（b13〜b0）とに分けて、係
数テーブルを作成する。下位桁については、予めデータ
を2W倍（この例ではＷ＝４）して、上位桁、下位桁共14
ビットで構成する。乗算は上位と下位とで２回に分けて
行い、下位桁についての乗算結果を第５図Ｃのように右
シフトして2-W倍し、上位桁の乗算結果と加算する。こ
の結果、14ビットの係数語長Ｘに体してＸ＋Ｗの有効精
度が得られる。
インパルス応答の周辺部Ｂでは、中心部Ａの下位桁と同
様に、2W倍の係数データ（14ビット）を用意し、乗算結
果に対して2-W倍の処理を行う。結果は2W倍しない場合
と同じである。
様に、2W倍の係数データ（14ビット）を用意し、乗算結
果に対して2-W倍の処理を行う。結果は2W倍しない場合
と同じである。
第１図の回路では、アキュムレータ５の出力をシフタ９
（算術的右シフト回路ASR）に供給し、2-W倍の桁合わせ
を行ってから加算器４に算出し、乗算器３の出力と加算
して再びアキュムレータ５に累積する。
（算術的右シフト回路ASR）に供給し、2-W倍の桁合わせ
を行ってから加算器４に算出し、乗算器３の出力と加算
して再びアキュムレータ５に累積する。
第６図はこの場合のRAM1及びROM2のアドレス法を示す。
ROM2内には第４図のインパルス応答に相当する係数時係
列k0〜kNを領域Ｂ、Ａ、Ｂの順序で書込む。このとき中
心部Ａについては係数の下位桁kn′のみを書込む。領域
Ａの上位桁kn″についてはROMアドレス空間の後尾に付
け加える形で書込む。
ROM2内には第４図のインパルス応答に相当する係数時係
列k0〜kNを領域Ｂ、Ａ、Ｂの順序で書込む。このとき中
心部Ａについては係数の下位桁kn′のみを書込む。領域
Ａの上位桁kn″についてはROMアドレス空間の後尾に付
け加える形で書込む。
乗算の際には１サンプル区間でのRAM1のアドレス０〜Ｎ
の変化に伴ってROM2のアドレスを０〜Ｎと変化させる。
なお領域ＡのRAMアドレスＬ〜Ｍに対して下位桁用のROM
アドレス（Ｌ）′〜（Ｍ）′が生じるようにする。シフ
タ９はシフト／ノンシフトの制御信号S/Nで制御され、
このときにはノンシフトとしてアキュムレータ５の出力
を桁シフトせずに加算器４に転送する。
の変化に伴ってROM2のアドレスを０〜Ｎと変化させる。
なお領域ＡのRAMアドレスＬ〜Ｍに対して下位桁用のROM
アドレス（Ｌ）′〜（Ｍ）′が生じるようにする。シフ
タ９はシフト／ノンシフトの制御信号S/Nで制御され、
このときにはノンシフトとしてアキュムレータ５の出力
を桁シフトせずに加算器４に転送する。
アドレスＮの終了で積和累積値がアキュムレータ５に蓄
えられる。次にRAM1のアドレスとして領域Ａのアドレス
Ｌ〜Ｍが再び与えられる。一方ROM2のアドレスは上位桁
用のアドレス（Ｌ）″〜（Ｍ）″となる。最初にアドレ
スＬ及び（Ｌ）″で夫々指定されたRAM1及びROM2の各出
力に対して乗算器３から乗算出力が導出される。このと
きシフタ９のモードはシフトに切換えられ、第６図の
で示すようにこれまでの累積値に対して2-Wの桁シフト
が１回だけ行われ、乗算出力と加算器４において加算さ
れる。なお下位のＷビットは切捨てられる。以後シフタ
９は非シフトモードに戻され、シフトが不要の上位桁に
ついての積和計算が行われる。
えられる。次にRAM1のアドレスとして領域Ａのアドレス
Ｌ〜Ｍが再び与えられる。一方ROM2のアドレスは上位桁
用のアドレス（Ｌ）″〜（Ｍ）″となる。最初にアドレ
スＬ及び（Ｌ）″で夫々指定されたRAM1及びROM2の各出
力に対して乗算器３から乗算出力が導出される。このと
きシフタ９のモードはシフトに切換えられ、第６図の
で示すようにこれまでの累積値に対して2-Wの桁シフト
が１回だけ行われ、乗算出力と加算器４において加算さ
れる。なお下位のＷビットは切捨てられる。以後シフタ
９は非シフトモードに戻され、シフトが不要の上位桁に
ついての積和計算が行われる。
次に第７図は別の実施例を示す回路ブロック図（要部）
で、第８図はRAM1、ROM2のアドレス法を示す。この例で
は乗算器３の出力に2-Wのシフタ９（ASR）を設けてあ
る。第８図に示すようにインパルス応答の中心部Ａにつ
いては、下位桁kn′と上位桁kn″をROM2の一連のアドレ
スに交互に書込む。従ってRAM1のアドレスは周辺部Ｂで
は０、１、２……Ｎと順次発生され、また中心部Ａで
は、同一アドレスがＬ、Ｌ、Ｌ＋１、Ｌ＋１……のよう
に２回ずつ重複して発生される。そしてこれに対応して
ROM2のアドレスは下位桁用と上位桁用とが（Ｌ）′、
（Ｌ）″、（Ｌ＋１）′、（Ｌ＋１）″……のように交
互に発生される。シフタ９は第８図ので示すように、
下位桁の演算時にシフトモード、上位桁の演算時にノン
シフトモードとなるように交互に切換えられる。結果は
第１図の場合と同一である。
で、第８図はRAM1、ROM2のアドレス法を示す。この例で
は乗算器３の出力に2-Wのシフタ９（ASR）を設けてあ
る。第８図に示すようにインパルス応答の中心部Ａにつ
いては、下位桁kn′と上位桁kn″をROM2の一連のアドレ
スに交互に書込む。従ってRAM1のアドレスは周辺部Ｂで
は０、１、２……Ｎと順次発生され、また中心部Ａで
は、同一アドレスがＬ、Ｌ、Ｌ＋１、Ｌ＋１……のよう
に２回ずつ重複して発生される。そしてこれに対応して
ROM2のアドレスは下位桁用と上位桁用とが（Ｌ）′、
（Ｌ）″、（Ｌ＋１）′、（Ｌ＋１）″……のように交
互に発生される。シフタ９は第８図ので示すように、
下位桁の演算時にシフトモード、上位桁の演算時にノン
シフトモードとなるように交互に切換えられる。結果は
第１図の場合と同一である。
なお第７図の実施例では、下位桁の演算ごとにLSBのＷ
ビット（４ビット）が切捨てられるので、所要の演算精
度を得るためには、アキュムレータ５の語長に余裕を持
たせる必要がある。一方、第１図の実施例では、累積加
算すべきデータのLSB1ビット分のノイズについては、累
積値に対して2-WシフトでＷビット分軽減されるので、
アキュムレータ５の下位ビット余裕は小さくてもよい。
例えば、第７図の例でアキュムレータ語長が20ビットの
場合、第１図の例では18ビットでよい。
ビット（４ビット）が切捨てられるので、所要の演算精
度を得るためには、アキュムレータ５の語長に余裕を持
たせる必要がある。一方、第１図の実施例では、累積加
算すべきデータのLSB1ビット分のノイズについては、累
積値に対して2-WシフトでＷビット分軽減されるので、
アキュムレータ５の下位ビット余裕は小さくてもよい。
例えば、第７図の例でアキュムレータ語長が20ビットの
場合、第１図の例では18ビットでよい。
本発明は上述の如く、フィルタのインパルス応答に対応
した乗算器係数列を係数値が大の部分と小の部分とに分
けて、大の部分についてのみ部分積演算による倍精度演
算を行うようにしたから、実質的には単精度の係数で倍
精度演算を行わせることができ、従って係数メモリの利
用効率が非常に良く小容量である上、高精度演算の割に
は乗算器が扱うビット数が少ないから、回路規模が小さ
く高速演算が可能である。
した乗算器係数列を係数値が大の部分と小の部分とに分
けて、大の部分についてのみ部分積演算による倍精度演
算を行うようにしたから、実質的には単精度の係数で倍
精度演算を行わせることができ、従って係数メモリの利
用効率が非常に良く小容量である上、高精度演算の割に
は乗算器が扱うビット数が少ないから、回路規模が小さ
く高速演算が可能である。
第１図は本発明の一実施例を示すディジタルフィルタの
ブロック回路図、第２図はFIRフィルタのシグナルフロ
ー図、第３図はLPF特性の一例を示す周波数特性グラ
フ、第４図はローパスフィルタのインパルス応答の波形
図、第５図は演算語長の一例を示す線図、第６図は第１
図のRAM及びROMのアドレス図、第７図は別の実施例を示
す要部ブロック図、第８図は第７図の場合のRAM、ROMの
アドレス図、第９図はディジタルフィルタの次数に対す
る減衰量のグラフである。 なお図面に用いた符号において、 １……RAM ２……ROM ３……乗算器 ４……加算器 ５……アキュムレータ ９……シフタ である。
ブロック回路図、第２図はFIRフィルタのシグナルフロ
ー図、第３図はLPF特性の一例を示す周波数特性グラ
フ、第４図はローパスフィルタのインパルス応答の波形
図、第５図は演算語長の一例を示す線図、第６図は第１
図のRAM及びROMのアドレス図、第７図は別の実施例を示
す要部ブロック図、第８図は第７図の場合のRAM、ROMの
アドレス図、第９図はディジタルフィルタの次数に対す
る減衰量のグラフである。 なお図面に用いた符号において、 １……RAM ２……ROM ３……乗算器 ４……加算器 ５……アキュムレータ ９……シフタ である。
Claims (1)
- 【請求項１】フィルタのインパル応答に関する一連の乗
算係数が、係数値の大の部分では倍精度で、係数値の小
の部分では単精度で記憶されたメモリと、 上記メモリから読み出された一連の乗算係数と入力サン
プル列とを乗算し、倍精度係数による演算時は上記乗算
係数の上位桁と下位桁でそれぞれ入力サンプル列との乗
算を行う乗算器と、 上記乗算器の出力の累積加算出力とを加算する加算器
と、 上記加算器の出力を累積して上記累積加算出力を得るア
キュムレータと、 上記乗算器の出力が上位桁演算出力か下位桁演算出力か
でシフトの有無を切換え、上記乗算器の出力と上記アキ
ュムレータの累積加算出力との加算時の桁合せを行う桁
シフタとを備えることを特徴とするディジタルフィル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24582785A JPH0720047B2 (ja) | 1985-11-01 | 1985-11-01 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24582785A JPH0720047B2 (ja) | 1985-11-01 | 1985-11-01 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62105518A JPS62105518A (ja) | 1987-05-16 |
| JPH0720047B2 true JPH0720047B2 (ja) | 1995-03-06 |
Family
ID=17139441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24582785A Expired - Fee Related JPH0720047B2 (ja) | 1985-11-01 | 1985-11-01 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720047B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2630778B2 (ja) * | 1987-07-17 | 1997-07-16 | 三洋電機株式会社 | 低周波帯域デジタルフィルタの構成方法 |
| US10572985B2 (en) | 2016-11-18 | 2020-02-25 | Canon Kabushiki Kaisha | Image processing circuit with multipliers allocated based on filter coefficients |
| WO2021124413A1 (ja) * | 2019-12-16 | 2021-06-24 | 三菱電機株式会社 | フィルタ装置 |
-
1985
- 1985-11-01 JP JP24582785A patent/JPH0720047B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62105518A (ja) | 1987-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |