WO2021124413A1 - フィルタ装置 - Google Patents

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filter
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靖貴 山下
重紀 谷
和真 金子
内田　繁
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三菱電機株式会社
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    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H2218/00—Indexing scheme relating to details of digital filters
    • H03H2218/02—Coefficients

Definitions

  • the present invention relates to a filter device that performs filtering on a digital signal.
  • a finite impulse response filter (hereinafter referred to as FIR (Finite Impulse Response) filter), which is a type of digital filter, outputs a signal obtained by convolving a filter coefficient into an input signal.
  • FIR Finite Impulse Response
  • Patent Document 1 describes an invention for reducing the quantization noise of the filter coefficient.
  • each filter coefficient of the digital filter is multiplied by an adjustment magnification value to perform adjustment, and the adjusted filter coefficient is multiplied by the input data.
  • the input data multiplied by the adjusted filter coefficient is divided by the multiplicand to reduce the error caused by the rounding of the filter coefficient in a long digital filter.
  • the input signal to the FIR filter is x (n)
  • the output signal is y (n)
  • the input signal x (n) and each filter coefficient h n include quantization noise, respectively.
  • the output signal y (n) is given by the following equation (1). It is represented by.
  • the filter coefficient h k is a large value among all the filter coefficients (h 0 , h 1 , ..., H N-1 ) and the range in which the filter coefficient is expressed is small
  • the preliminary magnification adjustment value c k Cannot be a large value
  • the second term representing the calculation error due to multiplication in the equation (2) cannot be a small value. That is, the calculation error cannot be reduced.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a filter device capable of reducing deterioration of filter characteristics due to calculation error.
  • the filter device includes a plurality of delay units connected in series, which give a delay when a signal is input and output it as a delay signal, in advance. It includes a plurality of multiplication units for multiplying a delay signal by a filter coefficient generated based on a predetermined value and a magnification adjustment value. Further, the filter device is a quotient obtained by dividing a multiplication result exceeding the maximum value by the maximum value when the multiplication result obtained by multiplying a predetermined value by a magnification adjustment value exceeds the maximum value of the expression range of the filter coefficient. Is provided as a coefficient adjustment unit that outputs the above as a coefficient adjustment value.
  • the filter device is a signal conversion unit that adds and outputs a signal after multiplication of filter coefficients output by a plurality of multiplication units and an adjusted signal obtained by adjusting a corresponding delay signal using a coefficient adjustment value.
  • a division unit that generates an output signal by dividing the signal output by the signal conversion unit by the magnification adjustment value.
  • the filter device according to the present invention has an effect that deterioration of filter characteristics due to calculation error can be reduced.
  • the figure which shows an example of the circuit structure of the filter apparatus which concerns on Embodiment 1 of this invention The figure which shows the structural example of the signal conversion part which includes the filter apparatus which concerns on Embodiment 1.
  • the figure which shows an example of the circuit structure of the filter apparatus which concerns on Embodiment 2 of this invention The figure which shows the structural example of the expression conversion part included in the filter apparatus which concerns on Embodiment 2.
  • FIG. 1 is a diagram showing an example of a circuit configuration of a filter device according to a first embodiment of the present invention.
  • the filter device 100 according to the first embodiment is a digital filter, specifically an FIR filter.
  • the filter device 100 is realized by dedicated hardware, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array) , Or a combination of these.
  • the filter device 100 includes a plurality of delay units 1-1 to 1-N that delay an n-bit input signal by a predetermined time, and an input signal to the filter device 100 and a delay unit 1-.
  • Multiplying units 2-0 to 2-N that multiply each delay signal, which is a signal output from 1 to 1-N, with the filter coefficient corresponding to each of these signals, and the mth (m is [0 to N]].
  • the multiplication signal of each signal output from the coefficient adjusting unit 3 is a signal obtained by multiplying the signals output from the coefficient adjusting unit 3 with each other.
  • a plurality of delay units 1-1 to 1-N are connected in series, and a signal x (n) is input to the delay unit 1-1.
  • the delay signals output by the delay units 1-1 to 1- (N-1) are input to the delay units 1-2 to 1-N in the subsequent stage, respectively, and the multiplication units 2-1 to 2- (N-). It is input to 1).
  • the delay signal output by the delay unit 1-N is input to the multiplication unit 2-N.
  • the signal x (n) is input to the multiplication unit 2-0.
  • a corresponding filter coefficient is input to each of the multiplication units 2-0 to 2-N.
  • each filter coefficient to be multiplied by the input signal x (n) or the delay signal is a pre-designed value (hereinafter referred to as a design value) h 0 , h 1 , ..., H N and a magnification adjustment value A. It is a value generated based on. More specifically, each filter coefficient is a value obtained by multiplying a predetermined design value by a magnification adjustment value, or a value calculated based on a value obtained by multiplying a design value by a magnification adjustment value. Become. That is, the value of each filter coefficient is Ah 0 , Ah 1 , ..., Ah N or a value calculated based on these.
  • the first value obtained by multiplying the design value by the magnification adjustment value is equal to or less than the maximum value C max of the expression range of the filter coefficient.
  • the second value calculated based on the first value is used as the filter coefficient.
  • Ah m % C max is the remainder of Ah m ⁇ C max.
  • the first value Ah m exceeds the maximum value C max , the first value Ah m is divided by the maximum value C max to obtain the remainder which is the second value, and this is used as the filter coefficient.
  • the remainder of Ah m ⁇ C max is equal to the first value Ah m. Therefore, it can be said that all the filter coefficients are remainders obtained by multiplying the design value by the magnification adjustment value and dividing the value obtained by dividing by the maximum value C max of the expression range of the filter coefficient.
  • the coefficient adjustment value [Ah m ] is an integer value. That is, the coefficient adjustment value [Ah m ] is the quotient of Ah m ⁇ C max.
  • FIG. 2 is a diagram showing a configuration example of a signal conversion unit 4 included in the filter device 100 according to the first embodiment.
  • the signal conversion unit 4 includes addition units 41-1 to 41- (N + 1) that take the outputs from the multiplication units 2-0 to 2-N as inputs and add them while increasing the bit length.
  • a multiplication unit 42 to be added, and an addition unit 43 for adding the output of the addition unit 41- (N + 1) and the output of the multiplication unit 42 are provided.
  • the multiplication unit 42 and the addition unit 43 are not limited to one, and it is conceivable that there are more than the number of filter coefficients beyond the expression range by multiplying the magnification adjustment value A. In this way, the signal conversion unit 4 obtains the output represented by the following equation (3).
  • the coefficient adjusting unit 3 duplicates the m-th delay output by the number equal to the coefficient adjusting value [Ah m ] and outputs it to the signal conversion unit 4, so that the multiplication in the signal conversion unit 4 is unnecessary and only addition is performed.
  • the configuration to be performed is also conceivable.
  • the division unit 5 divides the output of the signal conversion unit 4 represented by the equation (3) by the above-mentioned magnification adjustment value A which is a multiplicand, and finally rounds the output so that the bit length is the same as x (n). By doing so, the output signal y (n) of the filter device 100 represented by the following equation (4) is generated.
  • the division unit 5 can also be realized by bit shifting by setting the magnification adjustment value A to be multiplied by the filter coefficient as a power of 2.
  • the output signal y (n) of the filter device 100 is as shown in the following equation (5).
  • equation (5) em k indicates the calculation error at the time of multiplication.
  • the total calculation error can be divided by the same magnification adjustment value A, and the calculation error can be reduced. Further, since the value of the filter coefficient multiplied by the magnification adjustment value A is allowed to exceed the maximum value of the expression range, it is possible to improve the filter characteristics while keeping the number of quantization bits small.
  • the filter device 100 is composed of the plurality of delay units 1-1 to 1-N for delaying the input signal, the input signals x (n), and the delay units 1-1 to 1-N.
  • Multiplying units 2-0 to 2-N that multiply each output delay signal by the design value and the filter coefficient obtained by multiplying the magnification adjustment value A, and the filter coefficient exceeds the maximum value C max of the expression range.
  • the coefficient adjustment unit 3 that generates a coefficient adjustment value based on the magnification adjustment value A and the maximum value C max of the expression range and outputs the generated coefficient adjustment value and the corresponding delay signal, and the multiplication unit 2-0 to 2
  • It includes a signal conversion unit 4 that adds and converts the expression, and a division unit 5 that divides the expression-changed signal output from the signal conversion unit 4 by the magnification adjustment value A. According to the filter device 100, it is possible to reduce the deterioration of the filter characteristics due to the calculation error.
  • Embodiment 2 Next, the filter device according to the second embodiment, specifically, the filter device realized by using the probabilistic calculation will be described.
  • the stochastic calculation has a feature that the circuit scale of the product-sum calculation can be reduced, and the filter device can be miniaturized by using the stochastic calculation.
  • the correlation of the random number sequence between the numerical values input to the arithmetic circuit becomes a factor and the calculation error. Occurs. Reducing this calculation error is a problem when using stochastic calculation.
  • FIG. 3 is a diagram showing an example of the circuit configuration of the filter device 100a according to the second embodiment.
  • the filter device 100a according to the second embodiment includes an expression conversion unit 6 (expressed as SNG (Stochastic Number Generator) 6 in FIG. 3) that converts an input signal x (n) of binary expression n bits into a probabilistic expression. , A plurality of delay units 1-1 to 1-N that delay the input signal from the expression conversion unit 6 by a predetermined time, and output signals from the expression conversion unit 6 and delay units 1-1 to 1-N.
  • SNG Stochastic Number Generator
  • a multiplication unit 7-0 to 7-N that multiplies each delay signal and a filter coefficient corresponding to each of these signals, and a coefficient adjustment unit 8 that outputs the m-th delay signal as an input to a signal conversion unit 9 described later.
  • Each of the multiplication units 7-0 to 7-N and the multiplication signal of each signal output from the coefficient adjustment unit 8 are added, and the signal conversion unit 9 for converting the expression and the output signal from the signal conversion unit 9 are combined. It is composed of a division unit 10 that divides by a multiplicand.
  • the stochastic expression signal output by the expression conversion unit 6 is input to the head delay unit 1-1 among the plurality of delay units 1-1 to 1-N.
  • FIG. 4 is a diagram showing a configuration example of the expression conversion unit 6 included in the filter device 100a according to the second embodiment.
  • the expression conversion unit 6 generates a random number generation unit 11 that generates a random number, an input signal x (n) to the filter device 100a that is an input value to the expression conversion unit 6, and a random number value input from the random number generation unit 11.
  • a comparator 12 for comparison is provided. A random value is input to the terminal Z of the comparator 12, and a signal x (n) is input to the terminal W.
  • the comparator 12 outputs 1 if the input value of the binary representation is larger than the random number value input from the random number generator 11, and 0 if the input value is equal to or less than the random number value.
  • the bit length used for stochastic expression hereinafter referred to as SN length
  • the input value is 0.3
  • the random number value is a uniform random number in the range of 0 to 1, it is obtained.
  • the value with the largest expected value as the value of the stochastic expression to be obtained is a numerical sequence in which 3 bits out of 10 bits are 1 and the remaining 7 bits are 0.
  • the expression conversion unit 6 operates as described above.
  • the expression conversion unit 6 may be configured to generate a stochastic expression value corresponding to a binary expression value in advance, hold it in a memory as a table, and read the value corresponding to the input value directly from the memory.
  • the filter coefficients are multiplied in the multiplication units 7-0 to 7-N.
  • the filter coefficient used at this time also needs to be converted into a stochastic expression.
  • the filter coefficients Ah 0 , Ah 1 , ..., ⁇ Ah 0m ⁇ , ..., Ah N-1 , and Ah N shown in FIG. 3 are values that have been converted into stochastic expressions in advance, but the same circuit as the expression conversion unit 6 May be separately provided as a coefficient conversion unit, and the coefficient conversion unit may convert the filter coefficient into a stochastic expression.
  • the multiplication units 7-0 to 7-N are expressed by the AND operation, but this is the case of the unipolar expression in which the range of the stochastic expression is 0 to 1, and the range of the stochastic expression is set.
  • the bipolar expression set to -1 to 1 it is expressed by the XNOR operation.
  • the signal conversion unit 9 performs parallel addition with the output from the multiplication units 7-0 to 7-N and the output from the coefficient adjustment unit 8 as inputs.
  • the parallel addition is an output value expressed in binary by dividing the number of "1" included in all the input probabilistic expression values by the SN length. For example, when the SN length is 10, and the input probabilistic expression values are three values of "0000100100” (0.2), “1010111110” (0.7), and "0010101111” (0.6), The output value is 1.5, which is obtained by dividing 15 which is the number of "1” by 10 which is the SN length.
  • the division unit 10 divides the output of the signal conversion unit 9 by the above-mentioned magnification adjustment value A which is a multiplicand, and finally performs rounding so that the bit length is the same as x (n). ) Is generated as the output signal y (n) of the filter device 100.
  • the division unit 10 can also be realized by a bit shift by setting the magnification adjustment value A to be multiplied by the filter coefficient as a power of 2 as in the division unit 5 of the filter device 100 according to the first embodiment.
  • the calculation error at the time of parallel addition is only the error when dividing the number of "1" by the SN length, and the calculation error can be reduced. Further, especially in the probabilistic expression, since it is necessary to double the SN length in order to double the resolution, the circuit scale is reduced by reducing the SN length, and the calculation error is the same as in the first embodiment. It is possible to reduce the deterioration of the filter characteristics due to the above. Further, since the multiplication units 7-1 to 7-N can be realized by a simple circuit, the overall circuit scale can be reduced.
  • Embodiment 3 In the filter device according to the second embodiment, the error in the stochastic expression is between the conversion error derived from the conversion to the stochastic expression and the random number sequence used when converting each input of the operation into the stochastic expression. It is divided into the correlation error derived from the correlation. In this embodiment, a configuration for reducing conversion error and correlation error will be described.
  • Conversion error occurs when the random number sequence is biased.
  • the random number generation unit 11 converts a value of 0.6 into a stochastic expression. It is desirable to output a uniform value such as 6 times for a value of 0.6 or less and 4 times for a number larger than 0.6.
  • the conversion error becomes large because the output distribution is biased.
  • the calculation error is derived from the correlation between the random number series used when converting each input to the calculation unit into a stochastic expression.
  • the calculation error at the time of parallel addition is small, and therefore, a method for reducing the calculation error in the multiplication unit will be described below.
  • each delay signal input to each multiplication unit 7-0 to 7-N and each filter coefficient are converted into probabilistic representations of random number sequences.
  • a random number sequence generated by the random number generation unit 11 of the expression conversion unit 6 and a random number sequence for converting the filter coefficient into a stochastic expression are used as a super-uniform distribution sequence such as a Sobol sequence. It is effective to realize it.
  • the Sobol columns may be realized by reading them out from the conversion table in order, for example, a method as disclosed in the literature "Notes on generating Sobol'sequences", Stephen Joe and Frances Y.Kuo, August 2008. It may be realized by.
  • the ultra-lowdiscrepancy sequence can be selected from a plurality of series, two series with a small multiplication error are selected, one is used for the representation conversion of the delay signal, and the other is used for the representation conversion of the filter coefficient. Is effective.
  • the configuration shown in the above-described embodiment shows an example of the content of the present invention, can be combined with another known technique, and is one of the configurations without departing from the gist of the present invention. It is also possible to omit or change the part.

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Abstract

フィルタ装置（１００）は、信号が入力されると遅延を与えて遅延信号として出力する、直列に接続された複数の遅延部（１－１～１－Ｎ）と、予め定められた値および倍率調整値に基づき生成されたフィルタ係数を、遅延信号に乗算する複数の乗算部（２－０～２－Ｎ）と、予め定められた値に倍率調整値を乗算して得られる乗算結果がフィルタ係数の表現範囲の最大値を超える場合に、最大値を超える乗算結果を最大値で除算した商を係数調整値として出力する係数調整部（３）と、複数の乗算部が出力するフィルタ係数乗算後の信号と、係数調整値を用いて対応する遅延信号を調整して得られる調整後信号とを加算して出力する信号変換部（４）と、信号変換部が出力する信号を倍率調整値で除算して出力信号を生成する除算部（５）と、を備える。

Description

フィルタ装置
　本発明は、ディジタル信号に対してフィルタ処理を行うフィルタ装置に関する。
　ディジタルフィルタの一種である有限インパルス応答フィルタ（以下、ＦＩＲ（Finite　Impulse　Response）フィルタと記載する）は、入力信号にフィルタ係数を畳み込むことで得られる信号を出力する。
　ディジタルフィルタにおいては、量子化ノイズおよび演算誤差がフィルタ特性の劣化要因となることが知られている。
　量子化ノイズは、フィルタの長さが長くなるほど増加するという問題がある。この問題に関し、特許文献１には、フィルタ係数の量子化ノイズを低減する発明が記載されている。特許文献１に記載の発明では、ディジタルフィルタの各フィルタ係数に調整倍率値を乗算して調整を行い、調整後のフィルタ係数を入力データに乗算する。次に、調整後のフィルタ係数が乗算された入力データを被乗数で除算することにより、長いディジタルフィルタにおけるフィルタ係数の丸めにより生じる誤差を減少させている。
特開平３－４６８１３号公報
　しかしながら、特許文献１に記載の発明では、演算誤差を十分に減少させることができない場合がある。この問題について、以下で詳しく説明する。
　特許文献１の第４で示される従来のＦＩＲフィルタについて考える。なお、説明の便宜上、ＦＩＲフィルタへの入力信号をｘ(ｎ)、出力信号をｙ(ｎ)、各フィルタ係数をｈn（n=0，1，…，N-1）とする。入力信号ｘ(ｎ)および各フィルタ係数ｈnは、それぞれ量子化ノイズを含んでいる。入力信号ｘ(ｎ)とｋ番目のフィルタ係数ｈkとの乗算で発生する演算誤差をｅｍk、加算で発生する誤差をｅａkとすると、出力信号ｙ(ｎ)は次の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　特許文献１に記載の発明のようにフィルタ係数の丸めにより生じる誤差を補正するために、ｋ番目のフィルタ係数ｈkをｃkで予備倍率調整し、次にｃkを除算する場合、出力信号ｙ(ｎ)は以下の式（２）で表される。
Figure JPOXMLDOC01-appb-M000002
　フィルタ係数ｈkが全てのフィルタ係数（ｈ0，ｈ1，…，ｈN-1）の中で大きな値のとき、フィルタ係数を表現する範囲が小さい場合には、予備倍率調整の値ｃkを大きな値とすることができず、式（２）において乗算による演算誤差を表す第２項は小さな値にならない。すなわち、演算誤差を減少させることができない。
　本発明は、上記に鑑みてなされたものであって、演算誤差によるフィルタ特性の劣化を低減することが可能なフィルタ装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明にかかるフィルタ装置は、信号が入力されると遅延を与えて遅延信号として出力する、直列に接続された複数の遅延部と、予め定められた値および倍率調整値に基づき生成されたフィルタ係数を、遅延信号に乗算する複数の乗算部とを備える。また、フィルタ装置は、予め定められた値に倍率調整値を乗算して得られる乗算結果がフィルタ係数の表現範囲の最大値を超える場合に、最大値を超える乗算結果を最大値で除算した商を係数調整値として出力する係数調整部を備える。また、フィルタ装置は、複数の乗算部が出力するフィルタ係数乗算後の信号と、係数調整値を用いて対応する遅延信号を調整して得られる調整後信号とを加算して出力する信号変換部と、信号変換部が出力する信号を倍率調整値で除算して出力信号を生成する除算部とを備える。
　本発明にかかるフィルタ装置は、演算誤差によるフィルタ特性の劣化を低減することができる、という効果を奏する。
本発明の実施の形態１にかかるフィルタ装置の回路構成の一例を示す図 実施の形態１にかかるフィルタ装置が備える信号変換部の構成例を示す図 本発明の実施の形態２にかかるフィルタ装置の回路構成の一例を示す図 実施の形態２にかかるフィルタ装置が備える表現変換部の構成例を示す図
　以下に、本発明の実施の形態にかかるフィルタ装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　図１は、本発明の実施の形態１にかかるフィルタ装置の回路構成の一例を示す図である。実施の形態１にかかるフィルタ装置１００は、ディジタルフィルタであり、具体的にはＦＩＲフィルタである。フィルタ装置１００は、専用のハードウェアで実現される場合、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application　Specific　Integrated　Circuit）、ＦＰＧＡ（Field　Programmable　Gate　Array）、またはこれらを組み合わせたものである。
　図１に示すように、フィルタ装置１００は、ｎビットの入力信号を定められた時間だけ遅延する複数の遅延部１－１～１－Ｎと、フィルタ装置１００への入力信号および遅延部１－１～１－Ｎから出力される信号である各遅延信号とこれらの各信号に対応するフィルタ係数とを乗算する乗算部２－０～２－Ｎと、ｍ番目（ｍは［０～Ｎ］の１つ以上の整数）の遅延信号すなわち遅延部１－ｍから出力される遅延信号を入力として後述する信号変換部４へ出力する係数調整部３と、乗算部２－０～２－Ｎのそれぞれと係数調整部３から出力される各信号の乗算信号とを加算して表現を変換する信号変換部４と、信号変換部４からの出力信号を被乗数により除算する除算部５とで構成される。係数調整部３から出力される各信号の乗算信号とは、係数調整部３から出力される信号同士を乗算して得られる信号である。
　複数の遅延部１－１～１－Ｎは直列に接続され、遅延部１－１に信号ｘ(ｎ)が入力される。遅延部１－１～１－(Ｎ－１)が出力する遅延信号は、それぞれ、後段の遅延部１－２～１－Ｎに入力されるとともに、乗算部２－１～２－(Ｎ－１)に入力される。遅延部１－Ｎが出力する遅延信号は乗算部２－Ｎに入力される。乗算部２－０には信号ｘ(ｎ)が入力される。乗算部２－０～２－Ｎのそれぞれには、上記の各信号に加えて、対応するフィルタ係数が入力される。
　ここで、入力信号ｘ(ｎ)または遅延信号に乗算される各フィルタ係数は、予め設計された値（以下、設計値とする）ｈ0，ｈ1，…，ｈNと、倍率調整値Ａとに基づいて生成された値となる。より詳細には、各フィルタ係数は、予め定められた設計値に倍率調整値を乗算して得られる値、または、設計値に倍率調整値を乗算して得られる値に基づき算出される値となる。すなわち、各フィルタ係数の値は、Ａｈ0，Ａｈ1，…，ＡｈNまたはこれらに基づき算出される値となる。本実施の形態では、設計値に倍率調整値を乗算して得られる第１の値がフィルタ係数の表現範囲の最大値Ｃmax以下の場合は第１の値をフィルタ係数とする。また、第１の値が最大値Ｃmaxを超えた場合は第１の値に基づき算出される第２の値をフィルタ係数とする。具体的には、設計値に倍率調整値Ａを乗算することによりｍ番目の係数の値がフィルタ係数の表現範囲の最大値Ｃmaxを超えた場合、｛Ａｈm｝＝Ａｈm％Ｃmaxをｍ番目の遅延信号と乗算するフィルタ係数として乗算部２－ｍに入力する。Ａｈm％ＣmaxはＡｈm÷Ｃmaxの剰余である。すなわち、第１の値Ａｈmが最大値Ｃmaxを超えた場合、第１の値Ａｈmを最大値Ｃmaxで除算して第２の値である剰余を求め、これをフィルタ係数とする。なお、第１の値Ａｈmが最大値Ｃmax以下の場合、Ａｈm÷Ｃmaxの剰余は第１の値Ａｈmと等しい。そのため、全てのフィルタ係数は、設計値に倍率調整値を乗算して得られる値をフィルタ係数の表現範囲の最大値Ｃmaxで除算した剰余であるともいえる。
　係数調整部３は、遅延部１－ｍから入力されたｍ番目の遅延信号と、係数調整値［Ａｈm］＝Ａｈm／Ｃmaxとを信号変換部４に出力する。なお、係数調整値［Ａｈm］は整数値とする。すなわち、係数調整値［Ａｈm］は、Ａｈm÷Ｃmaxの商である。
　信号変換部４について説明する。図２は、実施の形態１にかかるフィルタ装置１００が備える信号変換部４の構成例を示す図である。
　信号変換部４は、乗算部２－０～２－Ｎからの出力を入力として、ビット長を増加させながら加算する加算部４１－１～４１－(Ｎ＋１)を備える。加算部４１－ｋ（k=2，3，4，…，N+1）は、加算部４１－(ｋ－１)が出力する信号と乗算部２－ｋが出力する信号とを加算する。また、信号変換部４は、係数調整部３から出力されるｍ番目の遅延信号ｘ(ｎ)と係数調整値［Ａｈm］とをビット長を増加させて乗算することで調整後信号を生成する乗算部４２と、加算部４１－(Ｎ＋１)の出力と乗算部４２の出力とを加算する加算部４３と、を備える。乗算部４２および加算部４３は１つとは限らず、倍率調整値Ａを乗算することにより表現範囲を超えたフィルタ係数の数以上が存在することが考えられる。このようにして、信号変換部４は以下の式（３）で表される出力を得る。
Figure JPOXMLDOC01-appb-M000003
　また、係数調整部３では係数調整値［Ａｈm］と等しい数だけｍ番目の遅延出力を複製して信号変換部４へと出力することにより、信号変換部４における乗算を不要として加算のみを行う構成も考えられる。
　除算部５は、式（３）で表される信号変換部４の出力を被乗数である上記の倍率調整値Ａで除算し、最後にｘ(n)と同様のビット長になるよう端数処理を行うことで以下の式（４）で表されるフィルタ装置１００の出力信号ｙ(ｎ)を生成する。
Figure JPOXMLDOC01-appb-M000004
　除算部５は、フィルタ係数に乗算する倍率調整値Ａを２の累乗数としておくことにより、ビットシフトにより実現することもできる。
　以上のような構成とすることにより、フィルタ装置１００における加算時の演算誤差は極小化すると考えられる。この時、乗算時の演算誤差のみに着目するとフィルタ装置１００の出力信号ｙ(ｎ)は以下の式（５）のようになる。式（５）ではｅｍkが乗算時の演算誤差を示す。
Figure JPOXMLDOC01-appb-M000005
　式（５）の第２項に示されるように、全体の演算誤差に対して等しい倍率調整値Ａで除算することができるようになり、演算誤差を低減することが可能となる。また、倍率調整値Ａを乗算されたフィルタ係数の値が表現範囲の最大値を超えることを許容するため、量子化ビット数を小さく抑えながらフィルタ特性を改善することが可能となる。
　このように、実施の形態１にかかるフィルタ装置１００は、入力信号を遅延させる複数の遅延部１－１～１－Ｎと、入力信号ｘ(ｎ)および遅延部１－１～１－Ｎから出力される各遅延信号に対し、設計値に倍率調整値Ａを乗算して得られるフィルタ係数を乗算する乗算部２－０～２－Ｎと、フィルタ係数が表現範囲の最大値Ｃmaxを超える場合に倍率調整値Ａおよび表現範囲の最大値Ｃmaxに基づいて係数調整値を生成し、生成した係数調整値および対応する遅延信号を出力する係数調整部３と、乗算部２－０～２－Ｎのそれぞれから出力されるフィルタ係数乗算後の各信号と、係数調整部３から出力される係数調整値およびこの係数調整値に対応する遅延信号を乗算して得られる調整後信号と、を加算して表現を変換する信号変換部４と、信号変換部４から出力される表現変更後の信号を倍率調整値Ａで除算する除算部５と、を備える。フィルタ装置１００によれば、演算誤差によるフィルタ特性の劣化を低減することができる。
実施の形態２．
　次に、実施の形態２にかかるフィルタ装置、具体的には、確率的演算を用いて実現するフィルタ装置について説明する。
　確率的演算は、例えば文献「Warren　J.Gross　and　Vincent　C.Gaudet　Editors，“Stochastic　Computing:　Techniques　and　Applications”」で開示されている。
　確率的演算は積和演算の回路規模を削減できるという特徴を有しており、確率的演算を用いる構成とすることでフィルタ装置の小型化が可能となる。一方で、確率的演算では、乱数系列を用いて生成されるビット列における０と１の存在確率により数値を表現することから、演算回路へ入力される数値間の乱数系列の相関が要因となり演算誤差が発生する。この演算誤差の低減が確率的演算を用いる場合の課題となる。
　図３は、実施の形態２にかかるフィルタ装置１００ａの回路構成の一例を示す図である。実施の形態２にかかるフィルタ装置１００ａは、２進表現ｎビットの入力信号ｘ(ｎ)を確率的表現へと変換する表現変換部６（図３ではＳＮＧ(Stochastic　Number　Generator）６と表現)と、表現変換部６からの入力信号を所定時間だけ遅延する複数の遅延部１－１～１－Ｎと、表現変換部６からの入力信号および遅延部１－１～１－Ｎから出力される各遅延信号とこれらの各信号に対応するフィルタ係数とを乗算する乗算部７－０～７－Ｎと、ｍ番目の遅延信号を入力として後述する信号変換部９へ出力する係数調整部８と、乗算部７－０～７－Ｎのそれぞれと係数調整部８から出力される各信号の乗算信号とを加算し、表現を変換する信号変換部９と、信号変換部９からの出力信号を被乗数により除算する除算部１０とで構成される。表現変換部６が出力する確率的表現の信号は複数の遅延部１－１～１－Ｎの中の先頭の遅延部１－１に入力される。
　表現変換部６について説明する。図４は、実施の形態２にかかるフィルタ装置１００ａが備える表現変換部６の構成例を示す図である。
　表現変換部６は、乱数を生成する乱数生成部１１と、表現変換部６への入力値であるフィルタ装置１００ａへの入力信号ｘ(ｎ)と乱数生成部１１から入力される乱数値とを比較する比較器１２と、を備える。比較器１２の端子Ｚには乱数値が入力され、端子Ｗには信号ｘ(ｎ)が入力される。
　比較器１２は、２進表現の入力値が乱数生成部１１から入力される乱数値よりも大きければ１を、入力値が乱数値以下であれば０を出力する。このような構成により、例えば確率的表現に用いるビット長（以下、ＳＮ長とする）を１０ｂｉｔとして、入力値が０．３、乱数値が０～１の範囲で一様な乱数とすると、得られる確率的表現の値として期待値が最も大きいものは１０ｂｉｔ中の３ｂｉｔが１で、残る７ｂｉｔが０となる数値列となる。以上のように表現変換部６は動作する。表現変換部６は、予め２進表現の値に対応する確率的表現の値を生成しテーブルとしてメモリで保持しておき、入力値に対応する値をメモリから直接読み出すような構成でもよい。
　確率的表現へと変換された入力信号、および、確率的表現へと変換された入力信号を遅延部１－１～１－Ｎで遅延させて得られる確率的表現の遅延信号には、対応するフィルタ係数が乗算部７－０～７－Ｎにおいて乗算される。この際に用いるフィルタ係数も確率的表現に変換されている必要がある。図３に示すフィルタ係数Ａｈ0，Ａｈ1，…，｛Ａｈ0m｝，…，ＡｈN-1，ＡｈNは確率的表現に予め変換済みの値とするが、表現変換部６と同様の回路を係数変換部として別途設け、係数変換部がフィルタ係数を確率的表現に変換する構成としてもよい。
　図３では、乗算部７－０～７－ＮをＡＮＤ演算にて表現しているが、これは確率的表現の範囲を０～１としたユニポーラ表現の場合であり、確率的表現の範囲を－１～１としたバイポーラ表現の場合にはＸＮＯＲ演算で表現される。これらは、例えばＦＰＧＡ上ではＬＵＴ（Lookup　Table）により実現される。
　係数調整部８は、実施の形態１にかかるフィルタ装置１００の係数調整部３と同様に、遅延部１－ｍから入力されたｍ番目の遅延信号と、係数調整値［Ａｈm］＝Ａｈm／Ｃmaxとを信号変換部９に出力する。
　信号変換部９では、乗算部７－０～７－Ｎからの出力と、係数調整部８からの出力とを入力として、並列加算を行う。ここで、並列加算は、入力される全ての確率的表現の値に含まれる“１”の数を、ＳＮ長で除算することで２進表現された出力値とする。たとえばＳＮ長が１０で、入力される確率的表現の値が“００００１００１００”（０．２）、“１０１０１１１１１０”（０．７）、“００１０１０１１１１”（０．６）の３つの値である場合、“１”の数である１５をＳＮ長である１０で除算した、１．５が出力値となる。以上の動作を持って並列加算を行うことで、２進表現された出力を得る。
　除算部１０は、信号変換部９の出力を被乗数である上記の倍率調整値Ａで除算し、最後にｘ(ｎ)と同様のビット長になるよう端数処理を行うことで以下の式（６）で表されるフィルタ装置１００の出力信号ｙ(ｎ)を生成する。
Figure JPOXMLDOC01-appb-M000006
　除算部１０は、実施の形態１にかかるフィルタ装置１００の除算部５と同様に、フィルタ係数に乗算する倍率調整値Ａを２の累乗数としておくことにより、ビットシフトにより実現することもできる。
　以上のような構成とすることにより、並列加算時の演算誤差は“１”の数をＳＮ長で除算する際の誤差のみとなり、演算誤差を小さくすることができる。また、特に確率的表現では分解能を倍にするためにはＳＮ長を倍にする必要があることから、ＳＮ長を小さくすることで回路規模を縮小しつつ、実施の形態１と同様に演算誤差によるフィルタ特性の劣化を低減することができる。更に、乗算部７－１～７－Ｎを単純な回路で実現することができることから、全体の回路規模を縮小することができる。
実施の形態３．
　実施の形態２の構成のフィルタ装置において、確率的表現における誤差は、確率的表現への変換に由来する変換誤差と、演算の各入力を確率的表現へ変換する際に用いた乱数系列間の相関に由来する相関誤差とに分けられる。本実施の形態では、変換誤差および相関誤差を低減する構成について記載する。
　変換誤差は、乱数系列に偏りがある場合に生じる。例えば図４の表現変換部６において、ＳＮ長が１０の確率的表現で０～１の範囲を表現する場合、０．６という値を確率的表現へと変換する際には乱数生成部１１は０．６以下の値を６回、０．６より大きい数を４回というように一様な値を出力することが望ましい。しかしながら、疑似乱数発生器では出力分布に偏りが発生することから変換誤差が大きくなる。
　また、演算誤差は演算部への各入力を確率的表現へ変換する際に用いた乱数系列間の相関に由来する。実施の形態２で説明した構成では、並列加算時の演算誤差は小さいことから、乗算部における演算誤差を低減する方法について以下に述べる。
　実施の形態２の構成におけるフィルタ装置１００ａにおいては、各乗算部７－０～７－Ｎへの入力である各遅延信号と各フィルタ係数をそれぞれ確率的表現へと変換する際の乱数系列同士の相関が高いほど誤差が大きくなる。そのため、演算誤差を低減するには、各遅延信号と各フィルタ係数とを確率的表現へと変換する際に用いるそれぞれの乱数系列は相関が小さいものである必要がある。
　上記の課題について、表現変換部６の乱数生成部１１が生成する乱数系列、および、フィルタ係数を確率的表現へ変換する際の乱数系列を、例えばＳｏｂｏｌ列のような超一様分布列を用いて実現することが有効である。Ｓｏｂｏｌ列は順に変換テーブルから読みだすことで実現してもよいし、例えば、文献「“Notes　on　generating　Sobol'　sequences”，Stephen　Joe　and　Frances　Y.Kuo，August　2008」で開示されているような方法で実現してもよい。
　また、超一様分布列が複数の系列から選択することができる場合に、乗算誤差が小さくなる系列を２つ選び、一方を遅延信号の表現変換に、もう一方をフィルタ係数の表現変換に用いることが有効である。
　以上のような構成とすることにより、確率的表現に変換する際の変換誤差の低減、ならびに乗算時の演算誤差の更なる低減が可能となる。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１－１～１－Ｎ　遅延部、２－０～２－Ｎ，７－０～７－Ｎ，４２　乗算部、３，８　係数調整部、４，９　信号変換部、５，１０　除算部、６　表現変換部、１１　乱数生成部、１２　比較器、４１－１～４１－(Ｎ＋１)，４３　加算部、１００，１００ａ　フィルタ装置。

Claims (9)

  1. 　信号が入力されると遅延を与えて遅延信号として出力する、直列に接続された複数の遅延部と、
    　予め定められた値および倍率調整値に基づき生成されたフィルタ係数を、前記遅延信号に乗算する複数の乗算部と、
    　前記予め定められた値に前記倍率調整値を乗算して得られる乗算結果が前記フィルタ係数の表現範囲の最大値を超える場合に、前記最大値を超える前記乗算結果を前記最大値で除算した商を係数調整値として出力する係数調整部と、
    　前記複数の乗算部が出力するフィルタ係数乗算後の信号と、前記係数調整値を用いて対応する遅延信号を調整して得られる調整後信号とを加算して出力する信号変換部と、
    　前記信号変換部が出力する信号を前記倍率調整値で除算して出力信号を生成する除算部と、
    　を備えることを特徴とするフィルタ装置。
  2. 　前記乗算結果を前記最大値で除算した剰余を前記フィルタ係数とする、
    　ことを特徴とする請求項１に記載のフィルタ装置。
  3. 　前記信号変換部は、前記係数調整値を対応する前記遅延信号に乗算して前記調整後信号を得る、
    　ことを特徴とする請求項１または２に記載のフィルタ装置。
  4. 　前記係数調整部は、前記係数調整値に対応する前記遅延信号を前記係数調整値と同じ数だけ出力し、
    　前記信号変換部は、前記係数調整部が出力する、前記係数調整値に対応する前記遅延信号のそれぞれを加算して前記調整後信号を得る、
    　ことを特徴とする請求項１または２に記載のフィルタ装置。
  5. 　前記倍率調整値を２の累乗数とし、
    　前記除算部が行う除算処理をビットシフトにより実現する、
    　ことを特徴とする請求項１から４のいずれか一つに記載のフィルタ装置。
  6. 　入力信号を確率的表現の信号に変換して複数の前記遅延部の中の先頭の遅延部に入力する表現変換部、
    　を備え、
    　前記フィルタ係数を確率的表現のフィルタ係数とし、
    　前記係数調整部および前記信号変換部は、確率的表現の信号を対象として演算処理を行う、
    　ことを特徴とする請求項１から５のいずれか一つに記載のフィルタ装置。
  7. 　前記フィルタ係数を前記確率的表現のフィルタ係数に変換する係数変換部、
    　を備えることを特徴とする請求項６に記載のフィルタ装置。
  8. 　前記表現変換部は、超一様分布列を用いて入力信号を確率的表現の信号に変換する、
    　ことを特徴とする請求項６または７に記載のフィルタ装置。
  9. 　前記フィルタ係数を、超一様分布列を用いて前記確率的表現のフィルタ係数に変換する係数変換部、
    　を備えることを特徴とする請求項６から８のいずれか一つに記載のフィルタ装置。
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