JPH0346813A - デジタル・フィルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタル・フィルタ回路、特に、フィルタ係
数の丸めにより生じる誤差を補正するデジタル・フィル
タ回路に関する。

［従来の技術及び発明が解決しようとする課題］通常、
有限インパルス応答（以下“’ＦＩＲ”という。）フィ
ルタを設計するために使用する設計手順は、フィルタ係
数の有限の正確な表現を仮想することである。実際には
、係数の精度には、ある制限がある６　係数の量子化／
丸めは、出力信号に幾分のノイズを生じさせる。これに
より、フィルタの性能は劣化する。フィルタの長さが長
くなるほど、量子化ノイズも増加する。したがって、フ
ィルタの長さが制限されることになる。フィルタの長さ
により、通過帯域リップル、阻止帯減衰及び遷移帯域が
直接に決まるので、フィルタの性能は悪くなる。この問
題を解決するために、整数線形計画法の様な幾つかの最
適化ルーチンが使用され、係数が最適に丸められる。し
かし、これらのルーチンは、使用するには長すぎ、依然
として満足な性能を得ることができない。

第４図は、従来のＦＩＲフィルタの簡単な構成を示す、
入力信号、出力信号及びフィルタ係数は、夫々ｘ　（ｎ
　）、ｙ（ｎ）及びｃ（ｎ）により表される。

ｘ（ｎ）も、信号量子化ノイズを含んでいる。ｍ番目の
係数にお（づる量子化ノイズをｑｃ（ｍ）とすると、出
力信号は、次の式で表される。

ｙ（ｎ）＝ｄ　　（ｘ（ｎ−ｍ）［ｃ（ｍ）＋ｑｃ（ｍ
）］　）ｍ＝　（ｘ（ｎ−ｍ）ｃ　（ｍ）） ＋ｄ　（ｘ（ｎ−ｍ）ｑｃ（ｍ）） ＝ｙｏ（ｎ）＋ｄ　（ｘ（ｎ−ｍ）ｑｃ（ｍ））ここで
、ｙ　ｏ（ｎ　）は係数量子化ノイズの無い出力であり
、合計ｄはｍ＝ｏからｍ＝Ｎ−１までの間隔である。Ｎ
はフィルタ長である。第２項は、係数の量子化によるノ
イズを生成する。係数の個数が増加するほど、量子化誤
差は増加し、フィルタの長さ及びその性能が制限される
０例えば、乗算器が８Ｘ８であり、加算器が１６ビツト
長であるとする。各乗算器の出力は、１６ビツトである
が、係数の丸めがあるために、下位の８ビツトは量子化
ノイズを含む。フィルタの係数がＮ個であるとすると、
出力の下位の約３＋　（１／２）ｌｏｇ２Ｎビットが、
量子化誤差を含む、したがって、Ｎ＝１６であると、良
好な信号値を持つのは、上位の６ビツトのみである。最
悪の場合は、ノイズの無い値となるのは、上位４ビツト
のみとなる。ＦＩＲフィルタ、特に広域ＦＩＲフィルタ
では、通常、第５図に示す様に、係数の数個のみが他の
係数に比較して大きい。フィルタ長が長くなるほど、末
尾の係数は小さくなる。したがって、フィルタ長が長く
なると、性能は改善されるのではなく、悪くなる。

したがって、本発明の目的は、フィルタ長が長くなって
も、係数の丸めによる量子化誤差により性能が劣化しな
いデジタル・フィルタの提供にある。

［課題を解決するための手段及び作用］本発明では、フ
ィルタ係数を予備倍率！ｌ整即ちプリスケールし、次に
被乗数を除算することにより、長いデジタル・フィルタ
の丸め誤差を減少させる。各係数は、丸めを行う前に、
フィルタ係数を所定の倍率調整値で拡大し、小さい係数
はど大きな倍率調整値を有するようにする。フィルタ乗
算器の出力信号は、最終的重み付は値を生成するために
、対応する倍率調整値により除算され、これらの重み付
は値を結合して、出力信号を得る。

本発明のデジタル・フィルタ回路は、各フィルタ係数に
所定の倍率調整値を乗算した値で、入力データを夫々重
み付けする複数の乗算手段と、複数の乗算手段の重み付
けされた出力値を、各出力値の重み付けに使用した上記
倍率調整値で夫々除算する複数の除算手段と、複数の除
算手段の出力値を加算し、出力データを生成する加算手
段とを具えることを特徴とする。

［実施例コ 本発明は、乗算器の出力及び加算器の出力は、乗算器の
入力、即ちデータ値及び係数値より高分解能を有すると
いうことを利用している。第１図は、本発明のデジタル
・フィルタ回路の一部を示す。この図において、無限精
度フィルタ係数ｅ（ｍ）は、ブリスケール乗算器（１０
）に供給され、対応する調整倍率値ｋ（ｍ）と乗算され
る０乗算器（１０）の出力は、量子化されて、ｐビット
を有する１組の倍率調整されたフィルタ係数ｃ’（ｍ）
が生成される０倍率調整されたフィルタ係数及びｐビッ
トの入力データＸ　（Ｃ）は、重み付は乗算器（１４）
に供給される。重み付は乗算器（１４）の出力は、除算
器（１６）に供給されて、対応する倍率調整値ｋ（ｍ）
で除算され、重み付けされた入力データｘ　（ｎ　）ｗ
が生成される、第２図に示すデジタル・フィルタ（１８
）では、第１乗算器（１４）及び第１遅延素子（１５）
に入力信号ｘ（ｎ）が供給される。第１乗算器（１４）
の他の入力は、倍率調整された係数ｃ’（０）である。

乗算器（１４）の出力は、除数ｋ（０）が供給された除
算器（１６）に入力される。各フィルタ素子に関しても
同様に、遅延されたｘ（ｎ）は、適当な係数ｃ’（ｍ）
が乗算され、次に、適当な除数ｋ（ｍ）で除算される。

除算器（１６）の出力は、各加算器（１７）で加算され
、最後の加算器（１７）の出力が、出力サンプリング速
度のフィルタ出力ｙ（ｎ）となる。

第３図は、本発明によるデジタル・フィルタの更に詳細
なブロック図である。フィルタの長さは、Ｎであり、入
力信号ｘ（ｎ）のＮ個のサンプルが結合されて、出力信
号ｙ（ｎ）の各サンプルを生成する。入力信号ｘ（ｎ）
は、各遅延線ｚ−’（２０）に入力される。ここで、ｉ
は遅延サンプルの数を示す。記憶された倍率調整済みフ
ィルタ係数ｃ’（ｍ）は、遅延線（２０）の出力と共に
、各乗算器（２２）に入力される０乗算器（２２）から
の複数対の出力は、加算器（２４）に入力される。フィ
ルタ係数ｃ　’　（０）、ｃ’（１）、ｃ’（６）及び
ｃ’（７）は、倍率調整値１６で倍率調整されており、
各加算器（２４）の出力は、他の加算器（２６）に入力
される。加算器（２６）の出力は、除算器（２８）に入
力され、和が倍率調整値１６で除算される。

係数ｃ’（２）及びｃ’（５）は、倍率調整値４でブリ
スケールされているので、適当な加算器（２４）の出力
は、除算器（３０）に入力され、和が倍率調整値４で除
算される。係数ｃ’（３）及びｃ’（４）は、プリスケ
ールされておらず、適当な加算器（２４）の出力は、加
算器（３２）で、除算器（３０）の出力と結合される。

加算器（３２）及び除算器（２８）の出力は、最終的に
、加算器（３４）により結合され、出力信号ｙ（ｎ）生
成する。

倍率調整値は、オーバーフローが起きないように選択さ
れる。最も簡単な例では、倍率調整することにより、係
数値を係数データ・ワードの最上位ビットまで、左にシ
フトする、即ち倍率調整データ・ワード内のリーディン
グ・ゼロを除去するようにシフトする。倍率調整値が２
の累乗であれば、除算は簡単である。多数のハードウェ
ア実現方法において、除算は、加算器（２４）から出る
導線を再配置することにより行われる。同じ倍率調整値
を有するフィルタ係数に対応する乗算器（２２）の出力
を、最初に加算し、次に、第５図に示す様に倍率調整値
により除算してもよい。あるフィルタ係数に関する倍率
調整値がｋ（ｍ）であれば、除算後、量子化ノイズ電力
は、ｋ２（ｍ）により減衰される。フィルタは、加算器
の量子化効果により制限されるが、量子化効果は非常に
小さい。

また、フィルタ係数値が小さいほど１倍率調整値は大き
くする必要があり、それにより小さい係数に関する量子
化ノイズが小さくなる。

［効果］ 上述の様に、フィルタ定数を所定倍率調整値で倍率調整
し、次に、生成した重み付はデータ値を対応する倍率調
整値により除算した後、結合して、出力データを得るこ
とにより、デジタル・フィルタの係数の丸めによる誤差
を補正することができる。

【図面の簡単な説明】

第１図は本発明によるデジタル・フィルタ回路の一部を
示すブロック図、第２図は第１図に示す部分を使用した
本発明のデジタル・フィルタ回路を示すブロック図、第
３図は本発明のデジタル・フィルタ回路の更に詳細なブ
ロック図、第４図は従来のＦＩＲフィル回路、第５図は
第１図のデジタル・フィルタ回路のフィルタ係数を示す
グラフ図である。 図中において、　（１４）は乗算手段、　（１６）は除
算手段、　（１７）は加算手段である。

Claims (1)

1. 【特許請求の範囲】 各フィルタ係数に所定の倍率調整値を乗算した値で、入
   力データを夫々重み付けする複数の乗算手段と、 該複数の乗算手段の重み付けされた出力値を、該各出力
   値の重み付けに使用した上記倍率調整値で夫々除算する
   複数の除算手段と、 該複数の除算手段の出力値を加算し、出力データを生成
   する加算手段と を具えることを特徴とするデジタル・フィルタ回路。