JPS61177492A - 残響装置の乗算器 - Google Patents

残響装置の乗算器

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Publication number
JPS61177492A
JPS61177492A JP60018983A JP1898385A JPS61177492A JP S61177492 A JPS61177492 A JP S61177492A JP 60018983 A JP60018983 A JP 60018983A JP 1898385 A JP1898385 A JP 1898385A JP S61177492 A JPS61177492 A JP S61177492A
Authority
JP
Japan
Prior art keywords
multiplier
product
bits
coefficient
bit
Prior art date
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Pending
Application number
JP60018983A
Other languages
English (en)
Inventor
茂樹 栗原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Roland Corp
Original Assignee
Roland Corp
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Filing date
Publication date
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Publication of JPS61177492A publication Critical patent/JPS61177492A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本技術分野 本発明はデジタル式の残響装置に用いられる乗算器に間
する。
本従来技術 デジタル式の残響装置に関しては、各種の方式（例えば
特開昭５８−５０５９５がある）が提案されており、そ
の回路構成は、例えば第２図に示すようなものである。
　同図に示す初期反射形成部ｌ、バンドパスフィルター
２、オールバスフィルター４では残響時間や周波数特性
を決定するために主に乗算と加算が行なわれる。これら
の演算は演算部７において時分割で行なわれ、制御部６
はこの時分割動作や各フィルターの係数を制御する。
このフィルターの係数は各フィルターの機能によりその
大きさと要求される精度が異なる。
例えばバンドパスフィルターでのフィルター係数は２に
近い値をとるが櫛型フィルターではかなり小さい小数値
をとる。したがって演算部ではこれらの大小の係数でも
精度よくかつ高速に演算を行なう必要がある。
精度の点で最も望ましい演算方法は浮動小数点演算であ
るがこれを実現するためにはひじょうに複雑な回路を必
要とする。また、固定小数点演算方法でも語長の長い乗
算器を必要とし、やはり大規模な回路となるため好まし
くない。
本発明の概要 本発明は上記欠点を解決するもので、最大必要とされる
語長の半分の語長の乗算器を用い、精度があまり必要で
ない部分では上記乗算器を１回使用し、高い精度が要求
される部分では、同一乗算器を複数回時分割で使用する
ことにより、簡単な回路構成で所要の精度を得ることの
できる残響装置の乗算器である。
本実施例 以下、第１図及び第３図を参照して本発明の実施例を詳
細に説明する。
第１図は本発明の一実施例のブロック図で、１〜３はそ
れぞれ１６ビツト×８ビツトの乗算器である。
入力４に加えられた１６ビツトの被乗数は乗算器ｌにお
いて係数の上位８ビツトと乗算され加算レジスタ５に記
憶される０次に上記被乗数は乗算器２において乗数００
０００００１を乗算され、その積の上位１６ビツトを乗
算器３の被乗数とし、上記係数の下位８ビツトを乗算さ
れ加算レジスタ５に加えられる。
以上の動作により１６×８ビツトの乗算器を用いる事に
より１６ビツトＸ１６ビツトの乗算を、行なうことがで
きる。ただし上記例では積の下位８ビツトは無視してい
る。
また、上記説明では説明を簡単にするため、乗算器を３
個別々に用いているが、１個の乗算器を時分割で用いる
ことにより回路は簡略化される。
また、第３図に示すブロック図においては、乗算器１０
．１１は８ビツトのシフトレジスタを入力に備えた１６
ｘ８ビツトの乗算器で、入力端子４に加えられた１６ビ
ツトの被乗数は、乗算器１０において係数の上位８ビツ
トと乗算され、加算レジスタ５に記憶される（ここでは
シフトしない）０次に被乗数は乗算器１１において先ず
右に８ビツトシフトされ、続いて係数の下位８ビツトと
乗算され加算レジスタに加えられる。したがってこの場
合は２回の乗算により結果が得られる。この場合も前記
同様一つの乗算器を時分割で用いることができる。
第１図の場合は、３回の乗算を行なうので後者の方が演
算速度を向上することができる。
以上説明したように、本発明によれば簡単な回路構成で
所要の精度の乗算を行なうことができる。
【図面の簡単な説明】
第１図はこの第一の発明の一実施例を示す乗算器のブロ
ック図、第２図はデジタル式残響装置の一例を示すブロ
ック図、第３図は第２の発明の一実施例を示すブロック
図である。 第１図 第２図 第３図

Claims (2)

    【特許請求の範囲】
  1. （１）デジタル式残響装置において、その特性を決定す
    る係数の語長を２ｎとし、ｍ×ｎビット（ｍ＞ｎ）の乗
    算器と、該乗算器の出力を記憶する加算レジスタと、該
    乗算器を時分割で動作させる制御回路とを具備しｍビッ
    トの被乗数と、該係数の上位ｎビットとの積を第一の積
    とし、該ｍビットの被乗数と数値‘１’との積の上位ｍ
    ビットを被乗数とし、該係数の下位ｎビットとの積を第
    二の積とし、上記第一の積と第二の積を加算することに
    より乗算をおこなう残響装置の乗算器。
  2. （２）デジタル式の残響装置において、その特性を決定
    する係数の語長を２ｎとし、入力にｎビットのシフトレ
    ジスタまたはデータセレクタを備えたｍ×ｎビット（ｍ
    ＞ｎ）の乗算器と、該乗算器の出力を記憶する加算レジ
    スタと該乗算器を時分割で動作させる制御回路とを具備
    し、ｍビットの被乗数と該係数の上位ｎビットとの積を
    第一の積とし、該ｍビットの被乗数をｎビットだけ右シ
    フトした値と該係数の下位ｎビットとの積を第二の積と
    し、上記第一の積と第二の積を加算することにより乗算
    をおこなう残響装置の乗算器。
JP60018983A 1985-02-02 1985-02-02 残響装置の乗算器 Pending JPS61177492A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6347400U (ja) * 1986-09-17 1988-03-31
JPS63264799A (ja) * 1987-04-22 1988-11-01 日本ビクター株式会社 残響付加装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6347400U (ja) * 1986-09-17 1988-03-31
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