SU1462354A1 - Устройство дл быстрого действительного преобразовани Фурье - Google Patents

Description

1

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в системах и устройствах цифровой обработки информации в качестве преобразователей временной последовательности действительных

отсчетов входного сигнала в частотную последовательность.

Цель изобретени  - упрощение устройства .

На фиг. 1 показана структурна  схема устройства; на фиг. 2 - граф

алгоритма быстрого преобразовани  Фурье (БПФ), реализованный в устройстве; на фиг. 3 - временные диаграммы работы устройства.

Устройство содержит синхронизатор 1, счетчик 2 адреса блок 3 посто нной пам ти, счетчик 4 адреса, входной регистр 5, регистр 6, входной регистр 7, блок 8 пам ти, умножитель 9, первый 10 и второй 11 мультиплексоры, первый 12 и второй 13 сумматоры,тре- 1 тий мультиплексор 14, информационные I вход 15 и выход 16.

( Граф алгоритма БПФ (фиг. 2) приве- 1 ден дл  исходного, массива длиной в ; 16 значений. На фиг. 2 обозначены

входна  последовательность 17, выход- ; на  последовательность 18 коэффици- еитов Фурье, операции 19, примен е- 1 мые в алгоритме.

Рассмотрим работу устройства,Вы- i полнение БПФ в нем включает три эта- I па: вход исходной информации, вычис- 1 ление коэффициентов Фурье и вывод результатов преобразовани .

На этапе ввода используютс  тольк синхронизатор 1, счетчик 4, блок 8 пам ти и мультиплексор 14, По сигналам синхронизатора 1 счетчик 4 адреса формирует и передает на блок 8 пам ти последовательность адресов, по которым в него записываетс  исходна  информаци , поступающа  через мультиплексор 14 с входа 15,

Этап вычислени  коэффициентов Фурье включает несколько шагов, На первом шаге в соответствии с алгоритмом выполн ютс  операции сложени  и вычитани  отсчетов. Синхронизатор 1 .передает в счетчик 4 сигнал, по кото рому в последнем формируетс  и передаетс  на блок 8 пам ти код адреса первого операнда, представл ющего собой некоторый i-й входной отсчет (i 0, 1,..,, N/2 - 1). Считанный из блока 8 пам ти операнд фиксируетс  в первом входном регистре 5, С выхода последнего цифровой код поступает на входы первого 12 и второго 13 сумматоров. На счетчике 4 по сигналу синхронизатора 1 формируетс  код адреса второго операнда,  вл ющегос  (i + N/2)-M входным отсчетом С выхода блока 8 оперативной пам ти значение операнда поступает на входной регистр 7 и фиксируетс  в нем. Отсюда цифровой код попадает на вход мультиплексоров 10 и 11. На управл ющие входы последних с синхронизатора

10

15

25

40

23544

1 поступает сигнал, вызывающий передачу этой информации на входы первого 12 и второго 13 сумматоров. Сумматор 12 осуществл ет сложение операндов , поступающих на его входы, а сумматор 13 - вычитание второго операнда из первого, С выходов сумматоров 12 и 13 результаты поступают соответственно на входы мультиплексора 14, По сигналам с синхронизатора 1 эти данные последовательно передаютс  в блок 8 пам ти и фиксируютс  по адресам операндов, считанных из него в начале выполнени  шага. Аналогичным путем происходит обработка остальных пар отсчетов на первом шаге алгоритма .

Выполнение второго шага включает только операции сложени -вычитани  20 и происходит в целом подобно первому шагу. Однако в данном случае иными  вл ютс  коды адресов, задаваемые по командам синхронизатора 1 из счетчика 4 в блок 8 пам ти (в данном случае из блока 8 пам ти в соответствии с алгоритмом, так же, как и на предыдущем шаге, выбираютс  такие пары операндов, над которыми надо производить операций сложени  и вычитани ). Кроме того, на данном шаге присутствуют операнды, над которыми не требуетс  производить какие-либо преобразовани  (с номерами N/2 и 3N/4). Эти отсчеты не считываютс  из блока 35 8 и не подвергаютс  обработке.

30

0

Третий и последующий шаги алгоритма содержат операции не только ело- жени -вычитани , но и умножени  на тригонометрические весовые коэффициенты . Третий шаг включают два под- шага. Выполнение первого из них, содержащего только операции сложени - вычитани , в целом подобно отработке 5 первого и второго шага преобразовани . Функционирование устройства на втором подшаге происходит следующим образом. По сигналам с синхронизатора 1 счетчик 4 последовательно фо.рмирует коды ад15есов, по которым из блока 8 пам ти считываетс  очередна  пара операндов, котора  записываетс  во входные регистры 5 и 7 (считываемые операнды А и В выбираютс  такими, над которыми должна быть выполнена пара операций вида А+СВ и А-СВ, где С - весовой коэффициент; дл  представленного на фиг, 2 алгоритма при N 16 это отсчеты с но0

5

мерами 8 и 10, 9 и 11,12 и 1А, 13 и 15). Одновременно по сигналу из синхронизатора счетчик 2 адреса формирует и передает на блок 3 посто нной пам ти код адреса, по которому из него считьгеаетс  и фиксируетс  в регистре 6 значение соответствующего весового коэффициента (в том случае, когда по алгоритму требуетс  умножение на удвоенный весовой коэффициент, такое удвоенное значение и хранитс  в блоке 3 посто нной пам ти). С выхода регистра 6 код коэффициента передаетс  на вход первого сомножител  умножител  9, на вход второго сомножител  которого с выхода регистра 7 поступает значение второго операнда. Результаты умножени  через мультиПоследующие шаги вплоть До (n-l)-ro подобны третьему шагу алгоритма и выполн ютс  в целом аналогично описанному (но с другими значени ми весовых коэффициентов и операндов).

10

15

Последний, п-й шаг алгоритма содержит операции сложени -вычитани  и сложени -вычитани  с умножением. Первые выполн ютс  аналогично отработке таких операций на первом шаге, а вторые - на третьем шаге. После окончани  п-го шага преобразовани ,  вл ющегос  последним на этапе вычислени  коэффициентов Фурье в блоке 8 оперативной пам ти получают набор искомых значений, пор док следовани  которых отличаетс  от нор|Г СЗУЛО1 ею у .f - J

плексоры 10 и 11, управл емые синхро-20 мального вследствие специфики алгонизатором 1, поступают на вторые входы сумматоров 12 и 13, на первые входы которых подаетс  код операнда с выхода первого входного регистра 5. В сумматоре 12 происходит сложение, а в сумматоре 13 - вычитание операндов . Результаты из сумматоров 12 и 13 через мультиплексор t4 передаютс  в блок 8 оперативной пам ти и фиксируютс  в нем. Аналогично выполн етс  обработка и остальных пар операндов. На этом заканчиваетс  отработка устройства третьего шага алгоритма.

ритма,

Вьщача результатов и восстановление требуемого пор дка следовани 

25 выходных отсчетов осуществл ютс  на этапе вывода. Здесь счетчик по сигналам с синхронизатора 1 формирует коды адресов в пор дке, обеспечивающем считывание из блока 8 и вьщачу

3Q на выход коэффициентов действительного преобразовани  Фурье в нормаль ной последовательности, т.е,

N/2

1

.

Последующие шаги вплоть До (n-l)-ro подобны третьему шагу алгоритма и выполн ютс  в целом аналогично описанному (но с другими значени ми весовых коэффициентов и операндов).

Последний, п-й шаг алгоритма содержит операции сложени -вычитани  и сложени -вычитани  с умножением. Первые выполн ютс  аналогично отработке таких операций на первом шаге, а вторые - на третьем шаге. После окончани  п-го шага преобразовани ,  вл ющегос  последним на этапе вычислени  коэффициентов Фурье в блоке 8 оперативной пам ти получают набор искомых значений, пор док следовани  которых отличаетс  от нор

мального вследствие специфики алгоритма ,

Вьщача результатов и восстановление требуемого пор дка следовани 

выходных отсчетов осуществл ютс  на этапе вывода. Здесь счетчик по сигналам с синхронизатора 1 формирует коды адресов в пор дке, обеспечивающем считывание из блока 8 и вьщачу

на выход коэффициентов действительного преобразовани  Фурье в нормаль ной последовательности, т.е,

N/2

1

.

ы т- Г т

L efflJL&.st.JL€..---J«-C ««J «

«te.;

«J

Claims (1)

1. УСТРОЙСТВО ДЛЯ БЫСТРОГО ДЕЙСТВИТЕЛЬНОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее синхронизатор, первый и второй выходы которого подключены к счетным входам соответственно первого и второго счетчиков адреса, информационные выходы которых подключены к адресным входам соответственно блока постоянной памяти и блока памяти, третий и четвертый выходы синхронизатора подключены соответственно к входу чтения блока постоянной памяти и входу чтения записи блока памяти, выход которого подключен к информационным входам первого и второго входных регистров и является информационным выходом устройства, выход блока постоянной памяти подключен к информационному входу регистра, тактовый вход которого подключен к пятому выходу синхронизатора, шестой и седьмой входы которого подключены к тактовым входам соответственно первого и второго входных регистров, умножитель и два сумматора, отличающеес я тем, что, с целью упрощения устройства, оно содержит первый, второй и третий мультиплексоры, выходы которых подключены соответственно к первым входам первого и второго сумматоров и информационному входу блока памяти, выход перврга.входного регистра подключен к вторым входам первого и второго сумматоров, выходы которых подключены соответственно к первому и второму информационным входам третьего мультиплексора, третий информационный вход которого является ин- ' q формационным входом устройства,вход второго входного регистра подключен к первым информационным входам первого и второго мультиплексоров и первому .входу умножителя, выход которого подключен к вторым информационным входам первого и второго мультиплексоров, управляющие входы которых подключены соответственно к восьмому и девятому выходам синхронизатора,' десятый выход которого подключен к управляющему входу третьего мультиплексора, а выход регистра подключен к второму входу умножителя.

   SU .... 1462354