SU1476488A1 - Устройство дл быстрого действительного преобразовани Фурье - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в системах и устройствах цифровой обработки информации в качестве преобразователей временной последовательности действительных отсчетов входного сигнала в частотную последовательность. Цель изобретени  - повышение быстродействи  устройства (за счет совмещени  по времени выполнени  операций в шагах алгоритма, начина  с третьего). Поставленна  цель достигаетс  за счет того, что в состав устройства вход т синхронизатор 1, счетчик адреса 2, блок посто нной пам ти 3, счетчик адреса 4, входной регистр 5, регистр 6, входной регистр 7, блок пам ти 8, сумматор-вычислитель 9, умножитель 10, мультиплексоры 11, 12, сумматоры 13, 14, мультиплексор 15, информационные вход 16 и выход 17. 2 ил.

Description

На фиг.1 показана структурна  cxe-js Р°и вход сумматора-вычитател  9 и ма устройства; на фиг. 2 --алгоритм через второй 12 мультиплексор на другой вход сумматора 14. Синхронизатор 1 одновременно с передачей в счетчик 4 сигнала дл  формировани  адре- 20 са первого операнда подает управл ю (быстрого преобразовани  Фурье (БПФ), реализованный в устройстве.

Устройство содержит синхронизатор 1, счетчик 2 адреса, блок 3 посто нной пам ти, счетчик 4 адреса, вхрд- ной регистр 5, регистр 6, входной регистр 7, блок 8 пам ти, сумматор- вычитатель 9, умножитель 10, первый 11 и второй 12 мультиплексоры, первый 13 и второй 14 сумматоры, третий мультиплексор 15, информационные вход 16 и выход 17.

Граф алгоритма БПФ приведен дл  исходного массива длиной в 16 значений . На фиг„2 используютс  следующие обозначени : входна  последовательность 18, выходна  последовательность

щие сигналы в сумматор-вычитатель 9, перевод  его в режим суммировани  операндов , и на входы мультиплексоров 11 и 12 дл  коммутации выходов вход25 ных регистров 5 и 7 на входы сумматора 14. Сумматор-вычитатель 9 осуществл ет сложение операндов, поступающих на его входы, а сумматор 14 - вычитание второго операнда из перво30 го. С выходов сумматора-вычитател  9 и сумматора )4 результаты поступают соответственно на четвертый и второй входы мультиплексора 15. До сигналам с синхронизатора 1 эти данные после30 го. С выходов сумматора-вычитател  9 и сумматора )4 результаты поступают соответственно на четвертый и второй входы мультиплексора 15. До сигналам с синхронизатора 1 эти данные после19 , коэффициентов Фурье, операции 20, дозательно передаютс  в блок 8 пам примен емые в алгоритме.

Устройство работает следующим образом .

Выполнение БПФ включает три этапа: ввод исходной информации, вычисление клэффициентов Фурье и вывод результатов преобразовани .

На этапе ввода по сигналам синхронизатора 1 счетчик 4 адреса формирует и передает на блок 8 пам ти по- дс следовательность адресов, по которым в него записываетс  исходна  информаци , поступающа  через мультиплексор 15 с входа 16.

Этап вычислени  коэффициентов Фурье включает несколько шагов. На первом шаге в соответствии с алгоритмом выполн ютс  операции сложени  и вычитани  отсчетов. Синхронизатор 1 перети   фиксируютс  по адресам операндов , считанных из него в начале выполнени  шага. Аналогично происходит обработка остальных пар отсчетов 40 на первом шаге алгоритма.

Выполнение второго шага включает только операции сложени -вычитани  и происходит в целом подобно первому шагу. Однако в данном случае используютс  другие коды адресов, задаваемые по командам синхронизатора 1 из счетчика 4 в блок 8 пам ти (в данном случае из блока 8 пам ти в соответствии с алгоритмом так же, как и на предыдущем шаге, выбираютс  такие пары операндов, над которыми надо производить операции сложени  и вычитани ). Кроме того, на данном шаге

50

Выполнение второго шага включает только операции сложени -вычитани  и происходит в целом подобно первому шагу. Однако в данном случае используютс  другие коды адресов, задаваемые по командам синхронизатора 1 из счетчика 4 в блок 8 пам ти (в данном случае из блока 8 пам ти в соответствии с алгоритмом так же, как и на предыдущем шаге, выбираютс  такие пары операндов, над которыми надо производить операции сложени  и вычитани ). Кроме того, на данном шаге

дает в счетчик 4 сигнал, по которому присутствуют операнды, над которыми

в последнем формируетс  и передаетс  на блок 8 пам ти код адреса первого операнда, представл ющего собой некоторый i-й входной отсчет (,1,...

не требуетс  выполн ть какие-либо преобразовани  (с номерами N/2 и N/4 Эти отсчеты не считываютс  из блока 8 и не подвергаютс  обработке.

щие сигналы в сумматор-вычитатель 9, перевод  его в режим суммировани  операндов , и на входы мультиплексоров 11 и 12 дл  коммутации выходов входных регистров 5 и 7 на входы сумматора 14. Сумматор-вычитатель 9 осуществл ет сложение операндов, поступающих на его входы, а сумматор 14 - вычитание второго операнда из первого . С выходов сумматора-вычитател  9 и сумматора )4 результаты поступают соответственно на четвертый и второй входы мультиплексора 15. До сигналам с синхронизатора 1 эти данные последозательно передаютс  в блок 8 пам ти   фиксируютс  по адресам операндов , считанных из него в начале выполнени  шага. Аналогично происходит обработка остальных пар отсчетов на первом шаге алгоритма.

Выполнение второго шага включает только операции сложени -вычитани  и происходит в целом подобно первому шагу. Однако в данном случае используютс  другие коды адресов, задаваемые по командам синхронизатора 1 из счетчика 4 в блок 8 пам ти (в данном случае из блока 8 пам ти в соответствии с алгоритмом так же, как и на предыдущем шаге, выбираютс  такие пары операндов, над которыми надо производить операции сложени  и вычитани ). Кроме того, на данном шаге

присутствуют операнды, над которыми

не требуетс  выполн ть какие-либо преобразовани  (с номерами N/2 и N/4). Эти отсчеты не считываютс  из блока 8 и не подвергаютс  обработке.

Третий и последующие шаги алгоритма содержат операции не только сложени -вычитани , но и умножени  на тригонометрические весовые коэффициенты .

Помимо процедур, выполн емых на первом и втором шагах, ввод тс  две дополнительные вычислительные процедуры .

Перва  из процедур может быть описана парой операций вида a+cb и a-cb где операнды а и b - отсчеты, полу- ченные в предшествующий такт выполнени  алгоритма: с - весовой коэффи- ,циент.

Данна  процедура  вл етс  основной дл  последнего n-го шага алгоритма (выполн етс  над N-4 операндами ). Кроме того, она присутствует в 1шагах с номерами 3,4,...,п-1 и выполн етс  в каждом из них над 2 операндами , где k - номер шага. , Устройства при выполнении этой процедуры функционирует следующим образом.

По сигналам с синхронизатора 1 счетчик 4 последовательно формирует коды адресов, по которым из блока 8 пам ти считываетс  очередна  пара операндов и записываетс  во входные регистры 5 и 7 (отсчитываемые операнды а,Ь выбираютс  такими, над которыми должна быть выполнена пара операций a+cb и a-cb. Дл  представленного на фиг.2 алгоритма при на третьем шаге это отсчеты с номерами 8 и JO, J2 и J4; на четвертом (последнем) шаге -4и5; 6и7и т.д.). Одновременно по сигналам из синхронизатора 1 счетчик 2 адреса фомирует и передает на блок 3 посто нной пам ти код адреса, по которому из него считываютс  и фиксируютс  в регистре значени  соответствующего весового коэффициента. С выхода регистра 6 код коэффициента передаетс  на вход первого множител  10, на второй вход которого передаетс  содержимое входного регистра 7. Результат умножени  подаетс  на второй вход сумматора 13 и через мультиплексор 12 на первый вход сумматора 14. На другие входы сумматоров 13 и 14 чере мультиплексор 11 подаетс  код one- ранда с выхода первого входного регистра 5. В сумматоре 13 происходит сложение, а в сумматоре 14 вычитание

IS

20

25

10

764884

операндов. Результаты из сумматоров 13 и 14 через мультиплексор 15 подаютс  в блок 8 пам ти и фиксируютс  в нем. Аналогично выполн етс  обработка и остальных пар операндов по данной процедуре.

Втора  вычислительна  процедура описываетс  парой выражений вида (a-b)+2cb и (a-b)-2cb. Отличие ее выполнени  от первой процедуры заключаетс  в том, что мультиплексор 11 подключает на входы сумматоров 13 и 14 не входной регистр 5 а сумматор- вычитат ель 9, который переводитс  в режим вычитани  синхронизатором 10 Кроме того, с выхода блока 3 посто нной пам ти считываетс  значение удвоенного весового коэффициента. Результаты выполнени  процедуры из сумматоров 13 и 14 через мультиплексор 14 передаютс  в блок 8 пам ти и фиксируютс  в нем о Аналогично производитс  обработка и остальных пар операндов . На этом заканчиваетс  обработка устройством третьего шага алгоритма .

Последующие шаги, вплоть до (п-1) го подобны третьему шагу алгоритма и выполн ютс  в целом так же, как описано выше, но с другими значени ми весовых коэффициентов и операндов. На последнем шаге алгоритма над отсчетами с номерами О,1 выполн етс  пара операций вида а+b, а-Ь, котора  характерна дл  первого шага. Над отсчетами с номерами 2 и 3 операций не производитс . Над остальными парами операндов производ тс  операции , аналогичные первой вычисли- ,тельной процедуре алгоритма с номерами 3,4,...,п-1,

После завершени  последнего п-го шага алгоритма в блоке 8 пам ти получают массив коэффициентов Фурье, по- р док следовани  которых отличаетс  от нормального вследствие специфики алгоритма.

Выдача результатов и восстановление требуемого пор дка следовани  выходных отсчетов производитс  на этапе вывода. Счетчик 4 по сигналам из синхронизатора 1 формирует коды адресов, в пор дке, обеспечивающем считывание из блока 8 и выдачу на выход 17 коэффициентов преобразовани  Фурье в нормальной последовательности , т„е.

а0,а,,...,а N/2, b,,b,...,b N/2.

30

35

40

45

50

Claims (1)

1. Формула изобретени Устройство дл  быстрого действительного преобразовани  Фурье, содержащее синхронизатор, первый . и второй выходы которого подключены к счетным входам соответственно первого и второго счетчиков адреса, информационные выходы которых подключены к адресным входам соответственно блока посто нной пам ти и блока пам ти, третий и четвертый выходы синхронизатора подключены соответственно к входу чтени  блока посто нной пам ти и входу управлени  записью-считыванием блока пам ти, выход которого подключен к информационным входам первого и второго входных регистров и  вл етс  информационным выходом устройства, выход блока посто нной пам ти подключен к информационному входу регистра, тактовый вход которого подключен к п тому выходу синхронизатора, шестой и седь

   его мультиплексора, третий информационный вход которого  вл етс  информационным входом устройства, выход второго входного регистра подключен к первому информационному входу второго мультиплексора и первому входу умножител , выход которого подключен к второму информационному входу второго мультиплексора, управл ющие входы первого, второго и третьего мультиплексоров подключены соответственно к восьмому, дев тому и дес тому выходам синхронизатора, а вы- 5 ход регистра подключен к второму входу умножител , отличающее- с   тем, что, с целью увеличени  быстродействи , в него введен сумма- тор-вычитатель, первый информационный вход которого соединен с первым информационным входом первого мультиплексора и подключен к выходу первого входного регистра, выход второго входного регистра подключен к второ0

   мой выходы которого подключены к так- 25 МУ информационному входу сумматора-вытовым входам соответственно первого и второго входных регистров, умножитель , два сумматора, первый, второй и третий мультиплексоры, выходы которых подключены соответственно к первому входу первого сумматора, пер- ,вому входу второго сумматора и информационному входу блока пам ти, выходы первого и второго сумматоров подключены соответственно к первому, второму информационным входам третьчитател , выход которого подключен к четвертому информационному входу третьего мультиплексора и второму информационному входу первого мульти- плексора, выход которого подключен к второму входу второго сумматора, второй вход первого сумматора подключен к выходу умножител , а управл ющий вход сумматора-вычитател  подключен к одиннадцатому выходу синхро

   низатора,

   К

   г . к т Т

   -J.f..JiEalIL J

   /

   /

   Фие.2