SU1140115A1 - Устройство дл вычислени полинома @ -ой степени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ПОЛИНОМА п-Й СТЕПЕНИ, содержащее первый блок пам ти, счетчик адреса, первый и второй коммутаторы, первый и второй регистры, первый сумматор, элемент задержки, генератор импульсов и элемент И, причем первый вькод первого коммутатора соединен с пер- , вым входом первого сумматора, первые управл ющие входы первого и второго коммутаторов объединены и соединены с выходом элемента задержки, вьтод первого регистра соединен с первым информационным входом первого коммутатора, отличающеес  тем, что, с целью сокращени  аппаратурньк затрат, оно содержит дешифратор , схему сравнени , второй блок пам ти, второй сумматор и два умножител , причем вход пуска генератора импульсов  вл етс  управл ющим входом устройства, выход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом схемы сравнени  и входом элемента задержки, выход элемента И соединен со счетным входом счетчика адреса, разр дные выходы которого соединены соответственно с первой группой управл ющих входов схемы сравнени  и входами де1пифратора , первый выход которого соединен с вторым управл ющим входом второго коммутатора и управл ющими входами первого и второго блоков пам ти , выход второго блока пам ти соединен с первым и вторым информационными входами соответственно второго и первого коммутаторов, выход первого блока пам ти соединен с третьим информационный входом первого коммутатора, первый и второй выходы которого соединены соответственно с первым и вторым информационными входами первого умножител , выход которого соединен с вторым вхоСЛ дом первого сумматора и первым информационным входом первого регистра, второй информационный вход которого соединен с выходом первого сумматора и информационным входом первого блока пам ти, первый и второй вьпсоды второго коммутатора соединены соответственно с первым и вторым информационными входами второго умножител , выход которого соединен с первым входом второго сумматора, второй вход ел которого соединен с третьим выходом второго коммутатора, четвертый выход которого соединен с третьим вхо-дом первого сумматора, второй информационный вход второго комм татора соединен с выходом первого регистра,, вход записи которого соединен с выходом элемента - адержки, выход второго суммато| а соединен с информационным входом второго блока пам ти, второй выход дешифратора соединен с вторым управл ющим входом первого

Description

коммутатора, втора  группа управл ющих входов схемы сравнени  соединена соответственно с разр дными выходами второго регистра,информационные входы которого  вл ютс  входами установки показател  степени устройства.

Изобретение относитс  к вычислительной технике и может быть использовано в измерительно-вычислительных системах, а также в АСУ, работаю щих в реальном масштабе времени. Известно арифметическое уртройствр , позвол ющее вычислить значени  полиномов п-й степени, содержащее регистры, одноразр дные сумматоры , элементы задержки и элементы И СП. Однако данное устройство не позвол ет вычисл ть полиномы с коэффициентами различных знаков и имеет низкое быстродействие, обусловленное последовательным вьшолнением шагов итераций,Наиболее близким к предлагаемому по технической сущности  вл етс  уст ройство ДЛЯ вычислени  полинома, содержащее блок пам ти, два коммутатора , входной коммутатор, два выходных коммутатора, три регистра, сумматор, регистр результата, блок управлени , первый и второй преобра зователи кода частичных произведений в двуразр дный код, первую и вторую группы элементов И, первую, вторую и третью группы входных и пер вую и вторую группы выходных регист ров. Выход блока пам ти соединен с первым входом входного коммутатора, первый выход которого соединен с управл ющим входом первого регистра второй выход входного коммутатора с единен с информационными входами второго и третьего регистров, выходы первого и второго регистров соединены соответственно с первым и вторым входами, первого коммутатора, выход третьего регистра соединен с первым входом второго коммутатора, первый выход второго выходного коммутатора соединен с входом сумматора , выход которого соединен с инфор мационным входом регистра результат Недостатком известного устройства  вл ютс  большие аппаратурные затраты . Цель изобретени  - сокращение аппаратурных затрат. Поставленна  цель достигаетс  тем, что устройство дл  вычислени  полинома п-й степени, содержащее первый блок пам ти, счетчик адреса, первый и второй коммутаторы, первый и второй регистры, первый сумматор, элемент задержки, генератор импульсов и элемент И, причем первый выход первого коммутатора соединен с первым входом первого сумматора, первые управл ющие входы первого и второго коммутаторов объединены и соединены с выходом элемента задержки , вькод первого регистра соединен с первым информационным входом первого коммутатора, дополнительно содержит дешифратор, схему сравнени , второй блок пам ти, второй сумматор и два умножител , причем вход пуска генератора импульсов  вл етс  управл ющим входом устройства, выход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом схемы сравнени  и входом элемента задержки , выход элемента И соединен со счетным входом счетчика адреса , разр дные выходы которого соединены соответственно с первой группой управл ющих входов схемы сравнени  и входами дешифратора, первый выход которого соединен с вторым управл ющим входом второго коммутатора и управл ющими.входами первого и второго блоков пам ти, выход второго блока пам ти соединен с первым и вторым информационными входами соответстьенно второго и первого коммутаторов , выход первого блока пам ти соединен с третьим информационным входом первого коммутатора, первый и второй вькоды которого соединены соответственно с первым и вторым информационными входами первого умножител , выход которого соединен с вторым-входом первого сумматора и первым информационным входом первого регистра, второй информационный вход которого соединен с выходом первого сумматора и информационным входом первого блока пам ти, первый и второй выходы второго коммутатора соед нены соответственно с первым и вторым информационными входами второго умножител , вькод которого соединен с первым входом второго сумматора, второй вход которого соединен с третьим выходом второго коммутатора четвертый выход которого соединен с третьим входом первого сумматора, второй информационный вход второго коммутатора соединен с выходом первого регистра, вход записи которого соединен с выходом элемента задержки , выход второго сумматора соединен с информационным входом второго блока пам ти, второй выход дешифратора соединен с вторым управл ющим входом первого коммутатора, втора  группа управл ющих входов схемы сра нени  соединена соответственно с ра р дными выходами второго регистра, информационные входы которого  вл ютс  входами установки показател  степени устройства. На чертеже изображена блок-схема устройства дл  вычислени  полино ма П-й степени. Устройство содержит генератор 1 импульсов, элемент И 2, счетчик 3, регистр 4, дешифратор 5, схему 6 .сравнени , первый блок 7 пам ти, коммутатор 8, первый умножитель 9, первый сумматор 10, регистр 11, второй блок 12 пам ти, второй коммутатор 13, второй умножитель 14, второй сумматор 15, элемент .16 задержки, вход 17 показател  степени устройства и управл ющий вход 18 устройства. Устройство вычисл ет полином где i- номер члена полинома, показатель степени аргумента,с действительными аргументом и коэффици ентами  ; по схеме Горнера :(((...(.о(.,),),....4с,;) : U Устройство реализует алгоритм вычислени  полинома по формуле (-(,).JxV...c..J. 4(-((.,)..s)x....c,J, полученной преобразованием исходной формулы (2). На вход 17 устройства заноситс  степень вычисл емого полинома, а на вход 18 поступает сигнал запуска устройства. Устройство работает следующим образом. В исходном состо нии в блоке 7 пам ти размещены значени  коэффициентов с(, а j...,c, npifqeM коэффициенты с индексами i п, h -4,...,11,7, 3 размещены по четным адресам пам ти , а коэффициенты с индексами i n-2, п-6, ... ,9, 5,1 размещены по нечетным адресам. По нулевому адресу блока 7 пам ти размещен аргумент х, В блоке 12 пам ти размещены значени  коэффициентов а.,, а J ,...,4,2, О, причем по нулевому адресу находитс  ноль, коэффициенты с индексами ,п-5,...,10,6,2 размещены по четным адресам пам ти, коэффициенты с индексами ,h-7,...,8,4,0 размещены по Нечетйым адресам. В регистре 4 находитс  константа, зави с ща  от степени вычисл емого полинома , равна  п-1/2 . Все разр ды счетчика 3 наход тс  в единичном состо нии. По сигналу Пуск импульсы, вырабатываемые генератором 1, поступают на элемент И 2. Первый импульс с генератора поступает на вход счетчика 3 и устанавливает его в нулевое состо ние . При этом по сигналу с дешифратора 5 из блока 7 пам ти через коммутатор 8 на оба входа умножител  9 поступают значени  аргумента к. Результат х поступает в регистр 4. Далее генератор 1 импульсов вырабатывает очередной импульс, содержимое .счетчика 3 увеличиваетс  на единицу и из блока 7 пам ти пс сигналу с дешифратора 5 считываетс  коэффициент е, который поступает на вход умножител  9, на второй вход.которого через коммутатор 8 поступает мноитель х из регистра 4. Одновременно по сигналу с дешифратора 5 из блока 12 пам ти считываетс  коэффици51

ент (1лч , который поступает через коммутатор 13 на вход умножител  14, на второй вход которого поступает множитель х с регистра 4. Результаты умножени  из умножител  9 поступают на сумматор 10, а из умножител  14 -на сумматор 15. На второй вход сумматора 10 поступает коэффициент ч ,,2 из блока 7 пам ти через коммутатор 8, на второй вход сумматора 15 - коэффициент « .через коммутатор 13. Результаты из сумматоров 10 и 15 переписываютс  соответственно в блок 7 пам ти по адресу размещени  коэффициента eH.jH в блок 12 пам ти по адресу размещени  коэффициента Nfl.j. Далее генератор 1 вырабатывает очередной импульс и итерационньй процесс вычислени  значени  полинома по формуле (3) повтор етс 

- раз, Когда содержимое счетчика 3

п-1

сигнал со схемы

станет, равным

6 сравнени  через элемент задержки, который осуществл ет задержку сигнала на врем  выполнени  одной итерации , сбросит счетчик 3 в нулевое состо ние и результат с выхода сумматора 15 запишетс  по первому адресу блока 12 пам ти, а результат с выхода сумматора 10 запишетс  в регистр 11. Сигнал с выхода схемы 6 сравнени  запрещает прохождение импульсов с выхода генератора 1 на вход счетчика 3. В очередном цикле по сигналу с дешифратора 5 из бло15

ка 7 пам ти прочитьтаетс  значение аргумента х, которое через коммутатор 8 поступает на вход умножител 

9,на второй вход которого поступает множитель с регистра 4. Результат умножени  поступает на сумматор

10,на второй вход которого из блок 12 пам ти через коммутатор 8 поступает результат, записанный по первому адресу. Значение полинома записываетс  в блок 7 пам ти по первому адресу.

Через коммутаторы 8 и 13 в различные итерационные циклы может передаватьс  информаци  с выходов регистра 4, блоков 7 и 12 пам ти на входы умножителей 9 и 14 и сумматоров 10 и 15. Управл ющими сигналами дл  коммутаторов 8 и 13  вл ютс  сигналы с выходов дешифратора 5 и элемента 16 задержки, последний кроме того , разрешает заносить информацию с выхода сумматора 10 на регистр 4.

Таким образом, в предлагаемом устройстве значительно сокращен объем оборудовани . Кроме того, устройство позвол ет отыскивать значени  полиномов с действительными коэффициентами . В результате применени  дл  вычислени  полинома измененной схемы и соответствующего расположени  коэффициентов и промежуточных результатов в блоках пам ти врем  отыскани  значени  полинома уменьшаетс , т.е. повьш1аетс  быстродействие .

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ПОЛИНОМА η —Й СТЕПЕНИ, содержащее первый блок памяти, счетчик адреса, первый и второй коммутаторы, первый и второй регистры, первый сумматор, элемент задержки, генератор импульсов и элемент И, причем первый выход первого коммутатора соединен с пер- . вым входом первого сумматора, первые управляющие входы первого и второго коммутаторов объединены и соединены с выходом элемента задержки, выход первого регистра соединен с первым информационным входом первого коммутатора, отличающееся тем, что, с целью сокращения аппаратурных затрат, оно содержит дешифратор, схему сравнения, второй блок памяти, второй сумматор и два умножителя, причем вход пуска генератора импульсов является управляющим входом устройства, выход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом схемы сравнения и входом элемента задержки, выход элемента И соединен со счетным входом счетчика адреса, разрядные выходы которого соединены соответственно с первой группой управляющих входов схемы сравнения и входами дешифратора, первый выход которого соединен с вторым управляющим входом второго коммутатора и управляющими входами первого и второго блоков памяти, выход второго блока памяти соединен с первым и вторым информационными входами соответственно второго и первого коммутаторов, выход первого блока памяти соединен с третьим информационный входом первого коммутатора, первый и второй выходы которого соединены соответственно с первым и вторым информацион— _Λ ными входами первого умножителя, вы- 5 ход которого соединен с вторым входом первого сумматора и первым информационным входом первого регистра, второй информационный вход которого соединен с выходом первого сумматора и информационным входом первого блока памяти, первый и второй выходы второго коммутатора соединены соответственно с первым и вторым информационными входами второго умножителя, выход которого соединен с первым входом второго сумматора, второй вход которого соединен с третьим выходом второго коммутатора, четвертый выход которого соединен с третьим входом первого сумматора, второй информационный вход второго коммутатора соединен с выходом первого регистра,., вход записи которого соединен с выходом элемента -адержки, выход второго сумматора соединен с информационным входом второго блока памяти, второй выход дешифратора соединен с вторым управляющим входом первого

   SU , ..1140115 коммутатора, вторая группа управляющих входов схемы сравнения соединена соответственно с разрядными выхода ми второго регистра,информационные входы которого являются входами установки показателя степени устройства.