SU1156069A1 - Устройство масштабировани цифрового дифференциального анализатора - Google Patents

Abstract

1. УСТРОЙСТВО МАСШТАБИРОВАНИЯ ЦИФРОВОГО ДИФФЕРЕНЦИАЛЬНОГО АНАЛИЗАТОРА , содержащее формирователь синхроимпульсов, регистр дробной части интеграла, сумматор-вычитатель дробной части и регистр дробной части масштаба, причем тактовый вход устройства подключен ко входу формировател  синхроимпульсов, выход которого соединен с входом синхронизации регистра дробной части интеграла, выходы которого соединены с первой группой входов сумматора-вычитател  дробной части, управл ющий вход которого подключен к информационному входу устройства, втора  группа входов подключена к выходам регистра дробной части масштаба, а выходы соединены с информационными входами регистра дробной части интеграла, отличающеес  тем, что, с целью повышени  быстродействи  и расширени  пределов масштабировани , в. него введены регистр целой части интеграла, преобразователь кодов, сумматор-вычитатель целой части и регистр целой части масштаба, причем выход формиро.вател  синхроимпульсов соединен с входом синхронизации регистра целой части интеграла, выходы информационных разр дов которого соединены с информационными входами преобразовател  кодов, информационные выходы которого соединены с первой группой информационных входов сумматора-вычитател  целой части , первый- вход знака которого подключен к выходу знакового разр да регистра целой части интеграла, выхо ды информационньпс разр дов и выход знакового разр да регистра целой части масштаба соединены соответственно с второй группой информационных вхо- § дов и вторым входом знака сумматора (Л вычитател  целой части, выходы которого соединены с информационнь ми входами регистра целой части интеграла, выход старшего разр да которого сое- а динен с выходом устройства, выход; старшего разр да дробной части интеграпа соединен с-первым управл юпщм , СП входом преобразовател  кодов и первым О5 -входом переноса сумматора-вычитател  целой части, информационный вход усто ройства подключён к управл ющему О5 входу сумматора-вычитател  целой чассо ти и второму управл ющему входу преобразовател  кодов,выход переноса которого соединен с вторым входом переноса второго сумматора-вычитател  целой части. : 2. Устройство по п. 1, о т л ичающеес  тем, что преобразов  тель кодов содержит группу -(-О-го элемента ИЛИ (где п- разр дность информации ), труппу (г + 1)-го элемента И, группу сумматоров по мoдyJШ два, два элемента НЕ и элемент И, причем

Description

первые входы элементов ИЛИ группы подключены к информационным входам преобразовател , второй вход -го (i 1, п 1) элемента ИЛИ группы соединен с выходом ()-ro элемента ИЛИ группы, выход 1-го элемента ИЛИ группы (,n) соединен с первым входом (i+1)-ro элемента И группы, выход первого элемента ИЛИ группы через nepBbd) элемент НЕ соединен с первым входом первого элемента группы, первый вход (п+1)-го элемента И группы соединен с п-м информационным входом преобразовател , первь1Й управл ющий вход преобразовател  соединен через второй элемента НЕ с первым вхо 115 9 дом элемента И, выход которого соединен с вторыми входами элементов И группы, выход i-ro (,n-1) элемента И группы подключен к первому вхоДУ (i-l)-ro сумматора по модулю два группы, вторые входы сумматоров по модулю два группы подключены к информационным входам преобразовател  третьи входы соединены с выходом первого элемента И группы, а выходы соединены с информационными выходами Преобразовател , вькод второго элемента И группы соединен с выходом переноса преобразовател , второй вход элемента И подключен к второму управл ющему входу преобразовател .

Изобретение относитс  к вычислительной технике 15Гпредназначено дл  использовани  в Ц1 фовых управл ющих устройствах. Цель изобретени  - увеличение быстродействи  устройства масштабировани  при умножении на масштаб, больший единицы, а т.акже расширение пределов масштабировани . На фиг. 1 представлена блок-схема устройства масштабировани  цифрового дифференциального анализатора; на фиг. 2 - сумматор-вычитатель целой части; на фиг. 3 - преобразователь KOAoji на фиг. 4 - временна  диаграм ма работы устройства. Устройство содержит формирователь синхроимпульсов, регистр 2 дробной части интеграла, сумматор-вычитатель 3 дробной части, регистр 4 дробной части масштаба, регистр 5 целой части интеграла, преобразователь 6 кодов, сумматор-вычитатель 7 целой части, регистр 8 целой части масштаба. Сумматор-вычитатель 7 целой част ( фиг. 2) содержит группу из (п+1)-г одноразр дных комбинационных сумматоров 9, 92 первую гру пу сумматоров по модулю два 10, 10,, ..., 10, группу элементов задержки 11, 112, ..., 11п41 группу элементов 12-,, 12, ..., , вторую группу суьматоров по модулю два 13,, 13,, ..., 13f,.i , элемент И 14, элемент НЕ 15, первый и второй элементы ИЛИ 16 и 17. Преобразователь 6 кода (фиг; 3) содержит группу из (ц-1)-го элементов ИЛИ 18,, 18, 18э, ..., 18„ , группу из (п+1)-го элементов И 19 , 19j, ,.., 19(1+1 группу из п сумматоров по модулю два 20, 20,..., 20„, первый и второй элемент НЕ 21 и 22, элемент И 23. Кроме того, на фигурах прин ты следуквдие услови  обозначени : ТИ тактовые импульсы; СИ - синхроимпульсы; 1р, 2р, ... Пр - разр ды устройства; 3 н.р. - знаковый разр д устройства; П - разр д переполнени ; т сигнал переполнени ; dA - приращение интеграла; ю - дробна  часть масштаба; га - цела  часть масштаба; , - длительность такта интегри ровани , где , 2п, ... В устройстве формирователь 1 синхроимпульсов , регистр 2 дробной части интеграла, сумматор-вычитатель 3, регистр 4 дробней части масштаба образуют первый масштабный интегратор, реализующий умножение приращений интеграла на дробную часть масштаба. Регистр 5 целой части интеграла, преобразователь 6, сумматор-вычитатель 7, регистр 8 целой части масштаба образуют второй масштабный интегратор, реализуюЩИГ умножение приращени  интеграла на масштаб, больший единицы. Цепи записи информации в регистры 4 и Н и начальной установки регистров 2 и 5 на фиг. 1 не.отражены, так как невли ют на существо предложени . Регистры 2 и 5, а также 4 и 8 идентичны . Сумматор-вычитатель 7 целой части (фиг. .2) в отличие от сумматора-вычитател  дробной части 3 содержит дополнительную цепь формировани  переноса и переполнени , предназначенную дл  выполнени  операции одно временного суммировани  кодов, хран щихс  в регистрах 5 и 8 и единицы переполнени  , хран щейс  в три reipe переполнени  регистра 2. Цепь переноса и переполнени  в каждом чис ловом разр де i сумматора-вычитател  содержит элемент сложени  по модулю два (М2) группы 10 и элемент И группы 12, один вход которых подключен к выходу по переноЬу одноразр дного сумматора группы 9 данного разр да сумматора-вычитател  7, второй вход к выходу элемента И группы 12 цепи переноса разр да i-1 сумматора-рычитател , выход элемента М2 группы 10 подан на вход по переносу разр да i+ . сумматора-вычитател , вьпсод элемента И 12 подан на вход элемента И 12 цепи переноса разр да i-bl сумматора Вход по переносу 1-го младшего разр  да i сумматора-вычитател  подключен к выходу элемента И 14, один вход которого подключен к выходу триггера переполнени  регистра 2 второй к выходу dA цифрового интегратора. Один вход элементов М2 10-, и И 12 цепи переноса разр да 1 сумматора-вычитател  подключен к выходу по переносуразр да 1, второй вход данных элементов - к выходу элемента И 12, один вход которого подключен к вьжоду триггера переполнени  регистра 2 , второй - через элемент НЕ 15 к выходу А цифрового инте гратора. Один вход элементов М2 10„ и И 12j| цепи переноса разр да п сумматора-вычитател  соединен с выхо дом по переносу разр да п, второй вход данных элементов подключен к вы ходу элемента И 12. цепи переноса .разр да п-1 сумматора-вычитател  через элемент ИЛИ 16, второй вход П которого св зан с первым разр дом преобразовател  6. Выход элемента ИЛИ 17 формирует dA(m,mj)2 , 69 - 4 один вход его подключен к вьгходу по переносу знакового разр да сумматоравычитател , второй - к выходу элемента И группы 12 цепи переноса разр да п сумматора-вычитател  и подан на информационный вход триггера переполнени  регистра 5. В отличие от сумматора-вычитател  3 информационные входы разр дов 1, ..., п сумматоравычитател  7 подключены к выходам триггеров соответствующих разр дов регистра 5 целой части интеграла через преобразователь 6. Преобразователь 6 (фиг. 3) предназначен дл  вычитани  единицы младшего разр да из содержимого регистра сигналу отсутстви  переполнени  m.,dA с выхода триггера переполнени  регистра 2   содержит в каждом разр де i (, п) элемент М2 группы 20 на 3 входа, элемент И группы 19, а в разр дах 1, 2, ..., п-1 элемент ИЛИ группы 18. Один вход элемента ИЛИ разр да i преобразовател  подключен к выходу триггера разр да i регистра 5 целой части интеграла, другой - к выходу элемента ИЛИ группы 18 разр да i+1 преобр зовател  (при - к выходу триггера разр да п регистра 5). Выход элемента ИЛИ разр да i преобразовател  подан на один вход элемента И группы 19 разр да i (при вход элемента И подключен к выходу триггера разр да п регистра 5), выход которого подан на один вход, элемента М2 разр да i. Второй вход элемента И разр да i( ,п) подключен к шине управлени  .1 (ШУ1),  вл ющейс  выходом элемента И 23, один вход которого подключен к выходу dA цифрового интегратора, другой - через элемент НЕ к выходу m.,dA триггера переполнени  регистра 2. Второй вход элемента М2 разр да i преобразовател  подключен к выходу триггера соответствующего разр да регистра 5 целой части интеграла, третий вход - к шине управлени  2 (ШУ2), вл ющейс  выходом элемента И 23, один вход которого подключен через элемент 21 к выходу элемента ИЛИ первого разр да преобразовател , второй - к шине UIYI . Выход элемента М2 разр да i (, n) преобразовател  подан на информационный вход соответствующего разр да сумматора-вычитател  7. Выход П элемента И 1-го разр да преобразовател  подан на вход элемента ИЛИ в цепи ереноса разр да- п сумматора-вычитател  7. Формирователь 1 синхроимпульсов предназначен дл  формировани  синхроимпульсов СИ из тактовых импульсов ТИ, задающих длительность такта интегрировани  как цифрового интегратора, так и масштабных интеграторов . Формирователь синхроимпуль сов содержит,два одновибратора, реализованных с помощью элемента задерж ки. Выходы одновибраторов, т.е. элементов И, объединены на элементе ИЛИ выход которого подан на управл ющие входы триггеров регистров 2 и 5. Вре менные соотношени  между входными сигналами dA, ТИ устройства и так-, том интегрировани  указаны уа фиг. Длительность такта интегрировани  равна t,. t;. В моменты времени t(,1,2,3,...) измен ютс  уровни сигналов dA, ТИ, формируетс  передний фронт сигнала ГИ и, следовательно , измен етс  содержимое регистров 2 и 5, в том числе состо  ние их триггеров переполнени . Заданный масштаб, на который умн жаютс  приращени  интеграла dA i с выхода цифрового интегратора, пре ставл етс  в виде суммы двух чисел +m , где т, - дробна  часть масштаба. 2 6 m 1; цела  часть масштаба, Дробна  часть масштаба (т) хранитс  в регистре 8. По каждому сигналу приращени  интеграла dA с вьжода цифрового интегратора, поступающему на вход сумматора-вычитател  3, в сумматоре-вычитателе 3 выполн етс  в зависимости от знака dA суммирование или в.ычитание чисел, хран щихс  в регистрах 2,4 и результат заноситс  в регистр 2. При этом на выходе разр да переполнени  регистра 2, т.е..на выходе первого масштабного интегратора, формируютс  сигналы при ращени  интeгpaлa m dA. Приращени  накапливаютс  в регистре 5, причем приращению присваиваетс  вес единицы младшего разр да регистра 5, т.е. в каждом также интегрировани  по сигналу Содержимое регистра 5 измен етс  на единицу младшего разр да. По каждому сигналу приращени  интеграла dA с выхода цифрового интегратора, поступающему также на вход сумматоравычитател  7, в нем выполн етс  в за 1 . исимости от знакаdA суммирование или вычитание чисел, хран щихс  в регистрах 5, 8, и результат заноситс  в регистр 5, что равносильно изменению содержимого регистра 5 на т единиц по каждому сигналу dA. В зависимости от знака приращений и dA во втором масштабном интеграторе выполн ютс  следующие операции. Единица приращени  dA и m,dA суммирование в сумматоре-вычитателе 7 т с содержимым регистра 5 и с единицей, поданной на вход по переносу младшего разр да сумматоравычитател , и запись результата в регистр 5. Единица приращени  dA в нуль - вычитание единицы младшего разр да из содержимого регистра 5 с помощью преобразовател  6, суммирование в сумматоре-вьгчитателе 7 результата вычитани  с т и запись результата в регистр-5. При этом вычитание единицы младшего разр да регистра 5 реализуетс  инвертированием всех младших разр дов регистра 5, начина  с первой единицы со стороны младших разр дов, и формированием единицы переноса в знаковый разр д. Если мантисса числа регистра 5 содержит все нули, то инвертируютс  все разр ды мантиссы и формируетс  нуль переноса в знаковый разр д. Сигнал переноса П поступает в знаковый разр д сумматоравычитател  7. Нуль приращени  dA и единицы - суммирование в сумматоре-вычитателе 7 инверсного-кода га с со- держимым регистра 5 и с двум  ieдиницами , поданными на вход по переносу младшего разр да сумматора-вьиитател , что равносильно переносу во второй разр д сумматора-вьгчитател . При этом возможен перенос двух единиц -из любого i-ro разр да сумматора-вычитател  в (1+1)-й разр д, что равносильно единице переноса в (1+2)-й разр д. Учет двух единиц переноса реализуетс  дополнительной цепью переноса сумматора-вычитател  7. Результат суммировани  записываетс  в регистр 5. Нуль приращени  ; dA и суммирование в сумматоре-вычитателе 7 инверсного кода mj с содержиЮЛ4 регистра 5 и запись результата в регистр 5.

Таким образом, в регистре 5 на- капливаютс  приращени  ()dA, т.е. результирующий масштаб, на который умнож аютс  приращени  dA, равен . При. этом регистр 5 может быть использован в качест- ве подынтегральной функции в цифровом интеграторе подключенном к выходу предлагаемого устройства .

ТИ

1

Кроме того, регистр 5 содержит разр д переполненг , управл емый аналогично разр ду переполнени  регистра 2. С выхода разр да переполнени  регистра 5 могут быть сн ты сигналы приращений (.) 2 dA как обычного масштабного интегратора с масштабом, меньшим единицы, при этом точность операции масштабировани  возрастает в 2 раз.

фиг. i

Claims (2)

1. УСТРОЙСТВО МАСШТАБИРОВАНИЯ ЦИФРОВОГО ДИФФЕРЕНЦИАЛЬНОГО АНАЛИЗАТОРА, содержащее формирователь синхроимпульсов, регистр дробной части интеграла, сумматор-вычитатель дробной части и регистр дробной части масштаба, причем тактовый вход устройства подключен ко входу формирователя синхроимпульсов, выход которого соединен с входом синхронизации регистра дробной части интеграла, выходы которого соединены с первой группой входов сумматора-вычитателя дробной части, управляющий вход которого подключен к информационному входу устройства, вторая группа входов подключена к выходам регистра дробной части масштаба, а выходы соединены с информационными входами регистра дробной части интеграла, отличающееся тем, что, с целью повышения быстродействия и расширения пределов масштабирования, в него введены регистр целой части интеграла, преобразователь' кодов, сумматор-вычитатель целой части и регистр целой части масштаба, причем выход формирователя синхроимпульсов соединен с входом синхронизации регистра целой части интеграла, выходы информационных разрядов которого соединены с информационными входами преобразователя кодов, информационные выходы которого соединены с первой группой информационных входов сумматора-вычитателя целой части, первый вход знака которого подключен к выходу знакового разряда регистра целой части интеграла, выходы информационных разрядов и выход знакового разряда регистра целой части масштаба соединены соответственно с второй группой информационных входов и вторым входом знака сумматоравычитателя целой части, выходы которого соединены с информационными входами регистра целой части интеграла, выход старшего разряда которого сое- g динен с выходом устройства, выход; старшего разряда дробной части интеграла соединен с первым управляющим, входом преобразователя кодов и первым ' входом переноса сумматора-вычитателя целой части, информационный вход устройства подключён к управляющему входу сумматора-вычитателя целой части и второму управляющему входу преобразователя кодов, выход переноса которого соединен с вторым входом переноса второго сумматора-вычитателя целой части. :

2. Устройство по п. ^отличающееся тем, что преобразователь кодов содержит группу (п-1)-го элемента ИЛИ (где в- разрядность информации), труппу (п + 1)-го элемента И, группу сумматоров по модулю два, два элемента НЕ и элемент И, причем η 1156069 первые входы элементов ИЛИ группы подключены к информационным входам преобразователя, второй вход i-ro (1=1, η *1) элемента ИЛИ группы соединен с выходом (ί+1)-го элемента ИЛИ группы, выход <-го элемента ИЛИ группы (ί=1,η) соединен с первым входом (ϊ+1)-γο элемента И группы, выход первого элемента ИЛИ группы через первый элемент НЕ соединен с первым входом первого элемента группы, первый вход (п+1)-го элемента И группы соединен с η-м информационным входом преобразователя, первый управляющий вход преобразователя соединен через второй элемента НЕ с первым вхо дом элемента Й, выход которого соединен с вторыми входами элементов И группы, выход i-го (ΐ=2, и-1) элемента И группы подключен к первому входу (i-1)-ro сумматора по модулю два группы, вторые входы сумматоров по модулю два группы подключены к информационным входам преобразователя, третьи входы соединены с выходом первого элемента И группы, а выходы соединены с информационными выходамиί jпреобразователя, выход второго элемента И группы соединен с выходом переноса преобразователя, второй вход элемента И подключен к второму управляющему входу преобразователя.