SU1410024A1 - Устройство дл умножени - Google Patents

Устройство дл умножени Download PDF

Info

Publication number
SU1410024A1
SU1410024A1 SU864140890A SU4140890A SU1410024A1 SU 1410024 A1 SU1410024 A1 SU 1410024A1 SU 864140890 A SU864140890 A SU 864140890A SU 4140890 A SU4140890 A SU 4140890A SU 1410024 A1 SU1410024 A1 SU 1410024A1
Authority
SU
USSR - Soviet Union
Prior art keywords
register
input
multiplier
adder
bit
Prior art date
Application number
SU864140890A
Other languages
English (en)
Inventor
Валерий Федотович Гребенников
Вячеслав Валентинович Калугин
Людмила Николаевна Иванова
Original Assignee
Новосибирский электротехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Новосибирский электротехнический институт filed Critical Новосибирский электротехнический институт
Priority to SU864140890A priority Critical patent/SU1410024A1/ru
Application granted granted Critical
Publication of SU1410024A1 publication Critical patent/SU1410024A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

ю
Изобретение относитс  к вычислительного технике:, предназначено дл  5|множени  двоичных чисел и может бьг использовано при построении арифмети Ческих устройств специализированных И универсапьных ДВМ.
Цель изобретени  - расширение об- л1асти применени  за счет вьшолнени  умножени  в дополнительном коде„
На чертеже представлена структурна  схема устройства дл  з множени о
Устройство содержит регистр 1 мно жлмого, регистр 2 множител з, регистр 3 произведений, сумматор 4 (алгебра- и геский), тактовый вход 5,, элемент И 6, вход 7 коррекции результата,
Устройство работает по методу умножени , начина с кпадших разр дов сдвигом суммы частичных произведений вправо. Если, анализируема  ци Ф1 а младшего разр да множител  равна единице5 то к cyivjMe частичных произведений прибавл етс  множимое. Если эта цифра равна нулю прибавление не производитс , затем производитс  сдвиг суммы частичных произведений вправо на один разр д и сдвиг множител . При этом если сумма отрицательна , то осуществл етс  модифици™ ро:занный сдвиг. Эти операции после- доззательно выполн ютс  дл  всех цифровых разр дов множител J начина  с иладшего. Если множитель положительный ,, полученньй результат представл ет произведение. Если множитель отрицательШ:.1Й5 то дл  получени  произведений из результата вычитаетс  множимое
IB исходном состо нии в регистрах 1 и 2 множимого и множител  хран тс  сот ножители, регистр 3 произведений обнулен. В зависршости от значени  О ил1 1 младшего разр да множител  сум Maifop 4 вьшолн ет операцию либо пе- множимого на выход, либо сло жейи .
С прргходом тактового импульса на вход 5 устройства полученна  сумма пер1едаетс  с выхода сумматора 4 на регистр 3 произведений.
SO
0
5
5
0
5
0
5
0
При этом если знак суммы отрица- тельньш, открываетс  элемент И 6, и в старший разр д регистра произведений 3 записываетс  единица (мо- дицифицированный сдвиг)„ Этот же тактовый импульс управл ет сдвигом кода множител  на один разр д вправо в регистре множител  2 и на месте анализируемого младшего разр да оказываетс  следующий разр д множител .
Если знак множител  отрицательный, то после подачи п тактовых импульсов подаетс  сигнал коррекции на вход 7 устройства и на сумматоре 4 выполн етс  вычитание множимого из результата .

Claims (1)

  1. Формула изобретени 
    Устройство дл  умножени , содержащее регистр множимогор регистр множител , регистр произведений и сумматор ,, причем вькоды разр дов регистра множимого соединены с первыми входами соответствующих разр дов сумматора ,, вторые входы зсоторых соединены с вьЕ- одами соответствующих разр дов регистра произведений, входы разр дов с первого по (п-1)-й которого соединены соответственно с выходами разр дов с второго по п-й сумматора5 выход младшего разр да регистра множител  соединен с входом разрешени  суммировани  сумматора, вход приема кода регистра произведений и вход сдвига регистра множи- . тел  подключены к тактовому входу устройства., отличающеес  тем, что, с целью расширени  области применени  за счет выполнени  умножени  в дополнительном коде, в него введен элемент И, а сумматор выполнен алгебраическим причем первый вход элемента И соединен с выходом п-го разр да регистра множимого, а второй - с выходом (n-l)-ro разр да регистра произведений, выход элемента И соединен с входом п-го разр да регистра произведений,, вход разрешени  вычитани  сумматора соединен с входом коррекции результата устройства.
    /7
    e
    /y
    П-1
    n
    2
    k
    0S/ Ъ2
    l/
    2
    /7
SU864140890A 1986-10-30 1986-10-30 Устройство дл умножени SU1410024A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864140890A SU1410024A1 (ru) 1986-10-30 1986-10-30 Устройство дл умножени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864140890A SU1410024A1 (ru) 1986-10-30 1986-10-30 Устройство дл умножени

Publications (1)

Publication Number Publication Date
SU1410024A1 true SU1410024A1 (ru) 1988-07-15

Family

ID=21265137

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864140890A SU1410024A1 (ru) 1986-10-30 1986-10-30 Устройство дл умножени

Country Status (1)

Country Link
SU (1) SU1410024A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Каган Б.М. Электронные вычислительные машины и системы. М.: Энерги , 1979, Со 200, рисо 6-4. Авторское свидетельство СССР № 1080136, кло G 06 F 7/52, 1982. *

Similar Documents

Publication Publication Date Title
SU1410024A1 (ru) Устройство дл умножени
SU1024906A1 (ru) Устройство дл умножени
SU711570A1 (ru) Арифметическое устройство
SU1462296A1 (ru) Конвейерное устройство дл делени итерационного типа
SU1080136A1 (ru) Устройство дл умножени
SU1524046A1 (ru) Устройство дл умножени двух N-разр дных чисел
SU999043A1 (ru) Устройство дл умножени
SU940167A1 (ru) Устройство дл решени систем линейных алгебраических уравнений
SU491946A1 (ru) Устройство дл извлечени корн -ой степени
SU748409A1 (ru) Устройство дл умножени двоично- дес тичных чисел
SU991414A1 (ru) Устройство дл умножени
SU669353A1 (ru) Арифметическое устройство
SU631919A1 (ru) Устройство дл умножени п-разр дных чисел,представленных последовательным кодом
SU1156069A1 (ru) Устройство масштабировани цифрового дифференциального анализатора
SU690478A1 (ru) Устройство дл умножени п-разр дных двоичных кодов
SU1223224A1 (ru) Устройство дл делени @ -разр дных чисел
SU1730624A1 (ru) Устройство дл делени чисел на константу 2 @ + 1
SU985783A1 (ru) Устройство дл умножени п-разр дных чисел
SU1185328A1 (ru) Устройство дл умножени
SU1658147A1 (ru) Устройство дл умножени чисел
SU650072A1 (ru) Арифметическое устройство
SU1013946A1 (ru) Устройство дл умножени
SU1583935A1 (ru) Устройство дл умножени на коэффициент
SU723571A1 (ru) Устройство дл умножени дес тичных чисел
SU868767A1 (ru) Устройство дл вычислени многочленов вида @ @