SU1233166A1 - Устройство дл реализации быстрого преобразовани Фурье - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники. Цель изобретени  - повышение быстродействи . Достигаетс  цель за счет введени  в известное устройство первого и второго элемента И, триггера, счетчика и элемента ИЛИ. Это позвол ет сократить в работе устройства число операций умножени  и уменьпмть врем  умножени  на тривиальный множитель. Изобретение может быть использовано при спектрально-коррел ционном анализе широкополосных сигналов. 3 ил. с & СО ОЭ О5 сг

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано при спектрально-коррел 1Ц1он- ном анализе 0ирокополосных сигналов.

Цель изобретени  - повышение быст родействи  за счет сокращени  числа операций умножени  и уменьшени  времени умножени  на тривиальный множитель .

На фиг. 1.изображена структурна  схема предлагаемого устройства; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 - граф.

Устройство (фиг. 1) содержит блок 1 (оперативной) пам ти, блок 2 .посто нной пам ти (коэффициентов), блок 3 управлени , арифметический блок 4, элемент И 5, элемент ИЛИ 6, элемент И 7, триггер 8, счетчик 9, тактовый вход х1 устройства, информационный выход у1 устройства. Разр дность счетчика 9 на один разр д боль ше разр дности операндов, записанных в блоке 1, оперативной пам ти.

Арифметический блок 4 предназначен дл  вьтолнени  операций вида (,,)W и содержит четыре сумматора , четьфе умножител , два инвертора четьгре входных регистра хранени  мнимых и действительных частей первого и второго операндов, регистр синуса и регистр косинуса дл  занесени  значени  экспоненциального множител ,, причем выходы хранени  реальных частей первого и второго операндов подключены к первым входам первого и второго сумматоров, выход регистра хранени  мнимой части первого операнда - к второму информационному входу второго сумматора, выход регистра хранени  мнимой части второго операнда - к второму информационному входу первого сумматора, управл ющий вход первого сумматора соединен с входом первого инвертора и  вл етс  первым управл ющим входом арифметического блока 4, выход первого инвертора подключен к управл ющему входу второго сумматора, выход первого сумматора - к первым информационным входам первого и второго умножителей выходы которых подключены к входам третьего сумматора, выход второго сумматора подключен к первым входам третьего и четвертого умножителей, выходы которых подключены ко входам четвертого сумматора, выход регистра кранелт  ctiHyca подключен к вторым

1662

информационным входам ггерв тго н третьего умножителей, выход регистра хранени  косинуса подключен к вторым информационным входам второго и четвертого умножителей, первые управл ющие входы умножителей соединены и  вл ютс  третьим управл ющим входом арифметического блока 4, вторые . управл ющие входы второго и четверто0 го умножителей соединены с входом второго инвертора и  вл ютс  вторым управл ющим входом арифметического блока 4, выход второго инвертора подключен к вторым входам первого и вто5 рого у1 1но:жителей.

При коде 00 на установочном входе умножител  операци  умножени  не выполн етс  , а на выход умножител  пе- редаетс-Я информаци  с первого инфор0 мационного входа умножител . При коде 01 на установочном входе умножител  операци  умножени  также не выполн етс  , а на выходе умножитвоч  устанавливаетс  уровень логическо5 го О..

Блок управлени  (фиг. 2) содержит h-разр дньй коммутатор 10 (,N, где N- общее число операндов, записанных в блоке 1 оперативной пам ти,

0 (- 1)-разр дный регистр It сдвига, (и-1)-разр дный регистр 12 хранени , (h-|)-разр дный сумматор 13, узел элементов И 14, управл емый регистр 13 сдвига, .h-разр дный второй 16 и (h+1)-разр дный первый 17 счетчики, (-1)-разр дный коммутатор 18, элемент И 19, триггер 20, (ь-2)-разр дный коммутатсф 21 (fv, ) ,, (-разр дный (итерационный ) счетчик 225 выходы у2 - у5 блока управлени , вход х2 блока управлени .

Устройство работает следующим образом .

Исходна  N -точечна  последовательность занесена в блок 1 оперативкой пам ти.

В исходном состо нии триггер 8, счетчик 9, счетчики 16 и 17, итерационный счетчик 22, регистр 12 хранени  и триггер 20 обнулены.

Во все разр ды регист эа 1 1 сдвига занесена логическа  1. По входу х1 устройства на первый вход первого элемента И 5 поступают тактовые им- 5 пульсы и, поскольку на втором входе первого элемента И 5 установлен уро- вен;ь логической 1, идут на вход блока 3 управлени , на первом выходе

5

0

3

которого формируютс  адреса операндов , необходимых дл  вьгчислеЕт  БПФ, на втором и третьем выходах - адреса экспоненциальных множителей. По низкому потенциалу на п том выходе бло- ка 3 управлени  осуществл етс  считывание операндов из блока 1 оперативной пам ти, по высоком, потенциалу - запись новых операндов в блок 1 оперативной пам ти на место ранее из влеченных операндов.

Вычесление итерации БПФ в устройстве заключаетс  в последовательном вьтолнении в арифметическом блоке 4 двух элементарных операций вида ()w и (,,)w2 , где х и х - соответственно первый и второй операнды, извлекаемые из блока 1 оперативной пам ти, представл емые как значени  их действительных и мни мых частей, W, и iv)j - соответственно первый и второй экспоненциальные множители, извлекаемые из блока 2 пам ти коэффициентов. В последнем экспоненциальные множители записаны как значени  синуса и значени  косинуса показател  экспоненциального множител .

При выполнении итерации БПФ предлагаемое устройство работает в одном из режимов: Полное комплексное умножение , Умножение на тривиальный множитель.

Режим Полное комплексное умножение вьшолн етс  при наличии на выходе элемента ИЛИ 6 уровн  логической 1. В этом случае по высоком;, уровню потенциала с п того выхода блока 3 управлени  на выходе элемента И 7 сформирован сигнал, который переводит триггер в единичное состо ние. Низким потенциалом с инверсного выхода триггера 8 первый элемент И 5 закрывает поступление тактовых импульсов на вход блока 3 управлени . Сигнал с пр  мого выхода триггера 8 переводит в режим счета счетчик 9. Высокий уровень на выходе элемента ИЛИ 6 разрешает всем множител м арифметического блока 4 произвести операцию сум- мы и разности реальных и мнимых частей операндов, извлеченных ранее из блока 1 оператирной пам ти, ( +1 X.) и ( X ) на значение сиbrs 7W 1 Р 7

нуса и косинуса, также извлеченных ранее из блока 2 пам ти коэффициентов . занесенных в регистры хранени  арифметического 6.1К1КЯ 4 и представл ющих

ЬЬ4

сс1бой первый экспоненцпальнып множитель . Полученные произведени  Rp( -jx,,) ,- показатель первого экспоненциального множител ), Лх,- х) S,H%, (l,(x,-,iX,,) ::v,.4, и I к( X ) Cos ч-, поступают на входы третьего и четвертого сумматоров, на выходах которых форм груютс  соответственно действительна  и мнима  части операнда R е ( х,, )Cos4, + Rf,(x.,-jx,j)S,b ч, и i( pCocAf, - - 1,(х,-,)Х) Sir Ч , и занос тс  в блок оперативной пам ти на место извлеченного ранее первого операнда.

По окончании вычислени  нового певого операнда высоким потенциалом с выхода старшего разр да счетчика 9 (разр дность счетчика 9 на один разр д больше разр дности операндов, записанных в блоке 1 оперативной пам ти , поступающим на вход сброса триггера 8, последний переводитс  в нулевое состо ние. В результате счетчик обнул етс , а элемент И 5 пропускает на вход блока 3 управлени  следующий тактовый импульс. Блок 3 управлени  формирует адрес второго экспоненциального множител , высоким потенциалом с четвертого выхода блока 3 управлени  первый сумматор переводитс  в режим вычитани , а второй сумматор арифметического блока 4 - в режим сложени , и при высоком выходном уровне н  выходе элемента ИЛИ 6 указанным способом вычисл етс  новый второй операнд (х,-jx,j)w,j и заноситс  в блок 1 оперативной пам ти на место извлеченного второго операнда.

При низком логическом уровне на выходе элемента ИЛИ 6, т.е. при коде адреса экспоненциального множител , содержащем либо только нули (показатель экспоненциального множител  равен нулю), либо нули и логическую единицу в старшем разр де (показатель экспоненциального множител  равен тг/2 устройство переходит к режиму Умножение на тривиальный множитель.

В этом случае тактовые импульсы поступают через элемент И 5 на вход блока 3 управлени , поскольку нет необходимости в прерывании работы блока управлени  вследствие отсутстви  операций умножени .

При нулевом показателе экспоненциального множител  синус показател  равен нулю, а косинус показател  - единице. Поэтому на выходе умножителей , осуществл ющих умножение на синус показател  экспонен1диального множител , устанавливаетс  сразу потен- илал логического О,

а на выходе

умножителей, осуществл ющих умножение на косинус - потенциал логической 1

При равенстве .1Г/2 показател  экспоненциального множител  синус показател  равен единице, а косинус - нулю. Соответственно на выходы умножителей , осуществл ющих умножение на синус показател  экспоненциального множител , проходит информаци  с первых входов умножителей, а на выходе умножителей, осуществл ющих операцию умножени  на косинус показател  - логической О.

Реализаци  алгоритма БПФ с уменьшенным числом операций умножител  обеспечиваетс  прежде всего блоком управлени  (фиг, 2) в соответствии с графом (фиг. 3), где кружок обозначает процедуру формировани  новых; двух операндов, а цифры под точками, обозначающими операнды, записьгеаемые и считываемые из блока 1 оперативной пам ти, - показатели экспоненциальных множителей, использованных при вычислении данного операнда.

Тактовые импульсы с выхода первого элемента И 5 поступают на такто- вьш вход счетчика 17, итерационный счетчик 22 формирует на выходе код, управл ющий работой селектора блока 15 управл емого сдвига. По сигналу пере хода из низкого логического уровн  в высокий с выхода коммутатора 21 формируетс  код адресов экспонени аль ных множителей с показател ми, отличными от нул , Б этом случае триггер 20 с помощью элемента И 19 формирует одиночный импульс длительностью , равной длительности импульсов на выходе первого разр да счет- чика 17,

Этот импульс поступает на тактовый вход счетчика 16 и на управл ющий вход блока 18 коммутатора, пропуска  на его выход в двоично-инверсном пор дке с выхода счетчика 16 код, к:ото рый поступает на вход сумматора 13 и  вл етс  кодом адреса первого экспоненциального множител .

Такой же импульс, но противоположной пол рности с инверсного выхода элемента И 19 поступает на вход узла элементов И 14 и блокирует прохождение на вход сумм:;тора 13 с выхода

0

0

5

0

5

управл емого регистра 15 сдвига кода, представл ющего собой второе слагае- , необходимое дл  вычислени  кодов адресов остальных экспоненциальных множителер,

По окончании импульса на выходе элемента И 19 к входу сумматора 13 кО Ммутатор 18 подключает группу выходов регистра 12 хранени , а к входу сумматоров 13 узел элементов И 14 пропускает код с выхода управл емого регистра 15 сдвига.

По тактовым импульсам, поступаю- |3(им на вход синхронизации, сумматор 13 производит операцию суммировани  уже занесенной в регистр 12 хранени  информации с информацией, поступающей на первый вход сумматора с выхода узла элементов И 14.

По сигналу перехода из высокого логического уровн  в низкий с выхода селектора 21 регистр 12 хранени  обнул етс , и на выходах регистра фор- :мируютс  коды адресов экспоненциальных множителей, содержащие лишь одни нули (т.е. показатель экспоненциального множител  равен нулю).

Одн 5временно с формированием адресов экспоненциальных множителей за- пи:санньгх в блоке 2 пам ти коэффициентов , на выходе коммутатора 10 из кодов на группы выходов счетчика 17 с помощью регистра 11 сдвига форми- адреса операндов, извлекаемых из блока 1 оперативного пам ти.

По окончании вычислени  очередной итерации счетчик 16 обнул етс  сиг- НсШом перехода из состо ни  логической 1 в 0. с выхода старшего разр да счетчика 17, в регистре 11 сдвига происходит сдвиг информации в сторону младших разр дов с занесением логического О в старший разр д, на выходе итерационного счетчика 22 фор1 1ИруетЬ  новый управл ющий код, и устройство начинает вычисление новой итерац1 и. .

Claims (1)

1. Формула изобретени 

   Устройство дл  реализации быстрого преобразовани  Фурье, содержащее б-лок пам ти,, информационный выход которого подключен к входу операндов арифметического блока, информацион- ньй которого подключен к информационному входу блока пам ти и  вл етс  информационным выходом уст71

   ронства, блок управлени  и блок посто нной пам ти, информационный выход которого подключен к входу коэффициентов арифметического блока, отличающеес  тем, что, с целью повь шени  быстродействи , jB него введены первый и второй элементы И, триггер, счетчик и элемент ИЛИ, выход которого подключен к первому входу первого элемента И, выход которого подключен к первому установочному входу триггера, пр мой выход которого подключен к входу обнулени  счетчика, вькод переполнени  которого подключен к второму установочному входу триггера, инверсный выход которого подключен к первому входу второго элемента И, второй вход которого соединен со счетным входом счетчика и  вл етс  тактовым входом устройства, причем блок управлени  содержит регистр, сумматор, узел элементов И, первый, второй и третий коммутаторы, управл емый регистр сдвига, элемент И, первый, второй и третий счетчики, триггер, регистр сдвига, выход третьего коммутатора подключен к информационному входу триггера, входу обнулени  регистра и первому входу элемента И, пр мой выход которого подключен к управл ющему входу первого коммутатора и тактовому входу первого счетчика, информационньш выход которого подключен к информационному входу управл емого регистра сдвига и первому инфор- мационному входу первого коммутатора выход которого подключен к первому входу сумматора, выход которого подключен к информационному входу регистра , информационный выход которого подключен к второму входу первого- коммутатора, выход .(+ 1)го разр да второго счетчика подключен к тактово

   j fg 0 5 Q

   668

   му входу регистра сдвига, входу обнулени  первого счетчика и счетному в ходу третьего счетчика, информационньш выход которого подключен к управл ющему входу третьего коммутатора и управл ющему входу управл емого регистра сдвига, информационньш выход которого подключен к первому входу узла элементов И, выход которого подключен к второму входу сумматора, инверсный выход элемента И подключен к второму входу узла элементов И, выход i-го (, h + 1; i ) разр да второро счетчика подключен к t-му разр ду первого информационного входа второго коммутатора, второй информационньш вход которого подключен к информационному выходу регистра сдвига, выход J -го , h-1) разр - - да второго счетчика подключен кj -му разр ду информационного входа третьего коммутатора, информационные входы регистра и второго коммутатора блока управлени  подключены к адресным входам соответственно блока посто нной пам ти и блока пам ти, вход управлени  записью-считыванием которого соединен с вторым входом первого элемента И и подключен к выходу второго разр да второго счетчика блока управлени , выход первого разр да которого подключен к входу синхронизации арифметического блока, выход к-(к 1 ,1-1) разр да регистра блока управлени  подключен к к-му входу элемента ИЛИ, выход которого объединен с выходом h-го разр да регист- ра блока управлени  и подключен к установочному входу арифметического блока, а выход второго элемента И подключен к счетному входу второго счетчика, входу синхронизации сумматора и входу синхронизации триггера блока управлени .

   Vc

   г -с .; 5 Составитель А.Баранов Редактор А.Саенко Техред О.Сопко Корректор С.Черни

   Заказ 2772/51 Тираж 671Подписное

   ВШдаГМ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4

   ;5