SU1571580A1

SU1571580A1 - Устройство дл умножени

Info

Publication number: SU1571580A1
Application number: SU884487296A
Authority: SU
Inventors: Тофик Расулович Гусейнов; Вагиф Фейруз Оглы Эфендиев; Чингиз Мухтар Оглы Гамзаев; Решад Рауфович Гусейнов
Original assignee: Специальное Конструкторское Бюро "Кибернетика" С Опытным Производством Института Кибернетики Ан Азсср
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1990-06-15

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении быстродействующих устройств умножени . Цель изобретени - повышение быстродействи при умножении малоразр дных чисел. Новым в устройстве, содержащем регистры множимого 1 и множител 7, сумматоры утроенного множимого 2, коммутатор 3, сумматор 4, дешифратор 8 и триггер переноса 9, вл етс введение блока элементов И 6, регистра 5 результата, элемента И 11 и триггера 10 окончани цикла умножени , что позвол ет устранить холостые такты умножени в случае, когда количество тактав умножени не мен етс при количестве значащих разр дов множител меньшим, чем количество разр дов регистра множител . 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении быстрЬдействующих устройств умножения.

Целью изобретения является повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства.

Устройство умножения содержит »1егистр 1 множимого, сумматор 2 утаенного, множимого, коммутатор 3, , регистр 5 результата, , триггер 9 переP Р сумматор 4 блок 6 элементов И,регистр 7 множи т носа вожения мого устройства, вход 13 множителя ы ляющий вход 15 устройства.·

В частном случае сумматор 2 утроенного множимого содержит блок 16 Умножения множимого на три, регистр \1 утроенного множимого и первый 18 И второй 19 входы записи.

ел я, дешифратор 8 , триггер 10 окончания цикла ум, элемент И 11, вход 12 множиS

1ЫХОД 14 результата умножения,управПолучение в нем утроенного множимого осуществляется путем записи мнозримого в регистр 1 7 со сдвигом влево на два разряда (умножение на 4), Да- : 4ее учетверенное значение множимого 30 С выхода регистра 17 и значение мио^кимого с входа 12 устройства поступает на входы блока 16 умножения, на выходе которого получается утроенное его значение, которое вновь записы- 35 дается в регистр 17.

Алгоритм работы устройства совпадает с алгоритмом работы прототипа,

Если множитель имеет число значащих разрядов меньше, чем количество 40 разрядов регистра 7, то после того, как все значащие разряды регистра 7 станут равными 0, на выходе элемента И 11 появится единичный сигнал,который установит в единичное состояние 45 триггер 10 окончания цикла умножения, который на своем выходе вырабатывает сигнал, означающий конец умножения, который поступает на выход Конец умножения устройства, Одновре- 50 менно с выхода триггера 10 окончания цикла умножения сигнал поступает на вход блока 6 элементов И, который на своем выходе выдает сигнал содержащий результат умножения. Все реги- 55 стры и триггеры перед началом паботы устройства устанавливаются в нулевое состояние.

Claims

Формула изобретения

Устройство для умножения,содержащее регистр множимого, сумматор утроенного множимого, коммутатор,сумматор , регистр множителя, триггер переноса и дешифратор, первый выход которого соединен с информационным входом триггера переноса, выход которого соединен с управляющим входом дешифратора, информационные входы которого соединены с выходами трех младших разрядов регистра множителя, информационный вход которого соединен с входом множителя устройства,вход множимого которого соединен с информационным входом сумматора утроенного множимого и регистра множимого,выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с выходом сумматора утроенного множимого, а выход - с информационным входом сумматора, выход переноса которого соединен с входом переноса сумматора, второй выход дешифратора соединен с управляющим входом коммутатора, первый и второй входы записи устройства соединены соответственно с первым и вторым управляющими входами сумматора утроенного множимого, отличающееся тем, что, с целью повышения быстродействия при умножения малоразрядных чисел, в него введены элемент И, регистр результата, блок элементов И и триггер окончания цикла умножения, установочный вход которого соединен с установочным входом триггера переноса и входом Начало умножения” устройства, выход Конец'умножения которого соединен с выходом триггера окончания цикла умножения и первыми входами 'элементов И блока, вторые входы которых соединены с выходами соответствующих разрядов регистра результата, информационный вход которого соединен с выходом сумматора, а вход записи с управляющим входом устройства й входом записи регистра множителя, инверсные выходы старших разрядов которого соединены с входами элемента И,