SU1667055A1

SU1667055A1 - Устройство дл умножени чисел по модулю

Info

Publication number: SU1667055A1
Application number: SU894754343A
Authority: SU
Inventors: Олег Николаевич Фоменко; Виктор Анатольевич Краснобаев; Валерий Петрович Ирхин; Владимир Михайлович Панков; Владимир Николаевич Уваров; Сергей Иванович Куцый; Александр Александрович Журавлев
Priority date: 1989-10-31
Filing date: 1989-10-31
Publication date: 1991-07-30

Abstract

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов. Цель изобретени - упрощение устройства. Новым в устройстве, содержащем дешифратор 8, две группы элементов ИЛИ 9, 15, элемент ИЛИ 10, два элемента И 20, 21, две группы элементов И 13, 14 и шифратор 16, вл етс введение трех элементов И 3, 4, 17, элемента ИЛИ 7, регистра 11 и коммутатора 12, что дало возможность исключить второй дешифратор и существенно уменьшить количество элементов И в используемом коммутаторе. Сущность изобретени состоит в преобразовании первого и второго операндов из двоичного в унитарный код при помощи одного дешифратора 8 с записью полученного результата (с учетом симметрии арифметической таблицы) в регистр 11 и последующем преобразовании состо ни регистра 11 в результате операции A^.B (MODM) (A, B - операнды, M - модуль) с использованием коммутатора 12. 2 ил.

Description

Изобретение относитс к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов.

Цель изобретени - упрощение устройства .

Сущность изобретени состоит в преобразовании первого и второго операнда из двоичного в унитарный код при помощи одного дешифратора с данного полученного результата (с учетом симметрии арифметической таблицы) в регистр и последующего преобразовани состо ни регистра в результат операции А - В (mod m) (А, В - операнды , m - модуль) с использованием коммутатора. Рассмотрим табл. 1 операции модульного умножени дл m 7.

Отметим, что ввиду симметрии табл. 1 можно изобразить на табл. 2, где в клетках над чертой указаны числа, соответствующие результату операции модульного умножени при JA JB. а под чертой - при JA JB.

На фиг. 1 представлена структурна схема устройства; на фиг. 2 - структурна схема коммутатора (дл m 7).

Устройство (фиг. 1) содержит вход 1 первого операнда устройства, вход 2 второго операнда устройства, третий 3 и четвертый 4 элементы И, первый 5 и второй 6 управл ющие входы устройства, второй элемент ИЛИ 7, дешифратор 8. первую группу элементов ИЛИ. первый элемент ИЛИ 10, регистр 11, коммутатор 12, первую 13 и вторую 14 группы элементов И, вторую 15 группу элементов ИЛИ, шифратор 16, п тый элеON О VI О СЛ СЛ

мент И 17, третий управл ющий вход 18 устройства, выход 19 устройства, первый элемент И 20, второй элемент И 21, первый 22 и второй 23 триггеры, сумматор по модулю два 24.

Коммутатор 12 (фиг. 2) содержит 25i (I 1.3) - единичные выходы разр дов регистра 11, 26 (I 1,3) - нулевые выходы разр дов регистра 11, 27 (i 1,6) - элементы И 28 (I 1,6) - выходы элементов И 27I. Рассмотрим работу устройства. Перед началом работы все разр ды регистра 11 установлены в нулевое состо ние. По входам 1 и 2 входные операнды в двоичном коде поступают на первые входы соответствующих элементов И 3 и И 4. На первый управл ющий вход 5 устройства поступает сигнал и с выхода И 3 операнд А поступает через второй элемент ИЛИ 7 на вход дешифратора 8, с выхода которого через соответствующий элемент ИЛИ первой 9 группы поступает сигнал на один из входов регистра 11. Далее сигнал поступает на второй управл ющий вход 6 устройства и операнд В аналогичным образом проходит с выхода второго элемента И и через рассмотренные элементы на один из входов регистра 11. Сигнал, соответствующий JA (JB) 0 проходит через элементы И 4 (3) при подаче сигналов на управл ющие входы 5 (6) и запоминаетс в триггерах 23/22. Затем сумматор 24 по модулю два при JA JB посылает сигнал на вторые входы элементов И первой 13 и второй 14 групп. Выходной сигнал коммутатора 12. соответствующий значению А . В (mod m), в унитарном коде поступает на первые входы К-го элемента И 13 группы и К-го элемента

И 14 групп (К 1,2m - 1).

Если JA JB, то выходной аналог сумматора 24 по модулю два отсутствует. Элементы 1/1 13 открыты, а элементы И 14 группы закрыты (на второй запрещающий вход элемента И 13 группы сигнал с выхода сумматора 24 по модулю два не поступает). В этом случае сигнал с выхода К-го элемента И 13 группы поступает на вход К-го элемента ИЛИ 15 группы, с выхода которого сигнал поступает на вход шифратора 16, с выхода которого после подачи сигнал на третий управл ющий вход 18 устройства через элемент И 17 поступает на выход 19 устройства,

Если JA 5 JB. то сигнал с выхода сумматора 24 по модулю два присутствует. Этот сигнал закрывает элементы И 13 группы и разрешает прохождение сигнала с выхода коммутатора 12 через элементы И 14 группы . В этом случае сигнал с выхода К-го элемента И 14 поступает на вход (т - К)-го элемента ИЛИ 15 группы.

Claims

Формула изобретени

Устройство дл умножени чисел по модулю , содержащее дешифратор, первый элемент ИЛИ, две группы элементов ИЛИ, две группы элементов И, первый и второй элементы И и шифратор, причем выходы

0 первой группы дешифратора соединены с первыми входами соответствующих элементов ИЛИ первой группы и входами первого элемента ИЛИ, выход которого соединен с входом первого элемента И, выходы второй

5 группы дешифратора соединены с вторыми входами соответствующих элементов ИЛИ первой группы, первые входы элементов И первой и второй групп соединены между собой, а их выходы - с первыми и вторыми

0 входами соответствующих элементов ИЛИ второй группы, отличающеес тем, что, с целью упрощени устройства, в него введены третий, четвертый и п тый элементы И, коммутатор, второй элемент ИЛИ, сум5 матор по модулю два, два триггера и регистр, причем входы первого и второго операндов устройства соединены соответственно с первыми входами третьего и четвертого элементов И, вторые входы которых

0 соединены соответственно с первым и вторым управл ющими входами устройства, а выходы - соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с входом дешифратора,

5 выходы элементов ИЛИ первой группы соединены с соответствующими входами регистра , выходы которого соединены с соответствующими входами коммутатора, выходы которого соединены с первыми вхо0 дами элементов И первой группы, вторые входы которых соединены с вторыми входами соответствующих элементов И второй группы и выходом сумматора по модулю два, первый и второй входы которого соеди5 нены соответственно с выходами первого и второго триггеров, входы которых соединены соответственно с выходами первого и второго элементов И, выход первого элемента ИЛИ соединен с первым входом вто0 рого элемента И, второй вход которого соединен с первым управл ющим входом устройства, второй управл ющий вход которого соединен с вторым входом первого элемента И, выходы элементов ИЛИ второй

5 группы соединены с соответствующими входами информатора, выход которого соединен с первым входом п того элемента И, второй вход которого соединен с третьим управл ющим входом устройства, а выход - с выходом устройства.

Таблица

1 6

J 6

2

5 2 5

4 3

3 4

J 4 Ј 1 2 5

0. если )А(В)

т-4-1 1. если -п-

Таблицэ2

т-1 А(В)т-1

Фиг. Г

#j Щ 252 26i 25, 26,

Фиг. 2