SU559243A1 - Устройство дл преобразовани законов распределени - Google Patents
Устройство дл преобразовани законов распределениInfo
- Publication number
- SU559243A1 SU559243A1 SU2327275A SU2327275A SU559243A1 SU 559243 A1 SU559243 A1 SU 559243A1 SU 2327275 A SU2327275 A SU 2327275A SU 2327275 A SU2327275 A SU 2327275A SU 559243 A1 SU559243 A1 SU 559243A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- comparison unit
- inputs
- distribution
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
1
Изобретение относитс к вычислительной технике и может найти применение при решении задачи симметризации законов распределени .
Известно устройство дл преобразовани законов распределени , содержащее источник случайных чисел, блок умножени , регистр| логические элементы. Устройство имеет сложную конструкцию.
Наиболее близким техническим решением к данному изобретению вл етс устройство дл преобразовани законов распределени , содержащее элемент ИЛИ, выход которого вл етс выходом устройства, а входы соединены с выходами первого и второго элементов И, первые входы которых соединены с выходом блока сравнени .
Это устройство предназначено дл решени одной частной задачи преобразовани функций распределени по операци м умножени . Дл получени с его помощью симметричных законов распределени требуетс специальным образом аподобрать и генерировать два входных закона распределени , что требует сложной предварительной подгчэтовки и затрат оборудовани . Это ограничивает возможности устройства.
Цель изобретени - расширение функциональных возможностей устройства за счет Обеспечений возможности симметризации законов распределени .
Дл этого устройство содержит инвертор и элемент задержки, выход которого соединен с первым входом блока сравнени , а вход - с входом устройства,, с вторыми входами первого элемента И и блока сравнени и с входом инвертора, выход которо1Т сосдгшен с вторым входом второго элементе И.
На чертеже приведена блок-схема устройства .
Claims (1)
- Устройство содержит вход 1, соединенный с входами элемента задержки 2, блока сравкеип 3 и первого элемента И 4, другой вход которого соединен с выходом блока сравнени 3, другой вход которого соединен с выходом элемента задержки 2, а другой выход - с входом второго элемента И 5, другой вход KOTOpoiX) инвертор в соединен с входом устройства; выходы эле- ментов И 4 и 5 через элемент ИЛИ 7 соединены с выходом устройства 8, Достижение поставленной цели в устройстве Ьсуществл етс смешиванием с веро тност ми 0,5 пр мого и инверсного распределений входного сигнала. При этом управл ющие с веро тност ми 0,5 воздействи формируютс из входного сигналй путем подачи его непосредственно или через элемент задержки 2 на блок сравнени 3. В этом случае на блок сравнени подаетс сигнал с одним и тем же интегральным законом распределени , веро тность по влени единиц и нупей на его выходах всегда равна 0,5. Работает устройство следукипим образом Входной сигнал с входа 1 поступает непосредственно и через элемент задержки 2 на входы блока сравнени 3 и непосредственно и через инвертор на входы элементов И 4 и 5. Блок сравнени 3 сравнивает приход щие сигналы и устанавливаетс с веро тностью ЦБ в одно из своих состо ний. В результате открываетс один на элементов И 4, 5 и пр мой или инверсный входной сигнал через элемент ИЛИ 7 поступает на выход устройства 8. На выводе устройства получаем 0,5 - смесь пр мого и инверсного сигналов, что приводит к симметризации входного закона распрелелени . Предлагаемое устройство можно использовать дл симметризации законов непрерывных аналоговых и дискретных числовых случайных сигналов. Потребность в сигналах с симметричными законами распределени возникает в практике исследований различных систем переработки информации, при получеНИИ равноверо тных двоичных событий и в р де других областей. Формула изобретени Устройство дл преобразовани законов распределени , содержащее элемент ИЛИ, выход которого вл етс выходом устройства , а входы соединены с выходами первого и второго элементов И, первые входы которых соединены с выходом блока сравнени , отличающеес тем, что, с целью расщирени функциональных возможностей устройства, оно содержит инвертор и элемент выдержки, вЪхход которого соединен с первым входом блока сравнени , а вход с входом устройства, с вторыми входами первого элемента И и блока сравнени и с входом инвертора, выход которого соединен с вторым входом второго элемента И.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2327275A SU559243A1 (ru) | 1976-02-23 | 1976-02-23 | Устройство дл преобразовани законов распределени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2327275A SU559243A1 (ru) | 1976-02-23 | 1976-02-23 | Устройство дл преобразовани законов распределени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU559243A1 true SU559243A1 (ru) | 1977-05-25 |
Family
ID=20649825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2327275A SU559243A1 (ru) | 1976-02-23 | 1976-02-23 | Устройство дл преобразовани законов распределени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU559243A1 (ru) |
-
1976
- 1976-02-23 SU SU2327275A patent/SU559243A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1101851A (en) | Generalized logic circuitry | |
US3675049A (en) | Variable digital delay using multiple parallel channels and a signal-driven bit distributor | |
SU559243A1 (ru) | Устройство дл преобразовани законов распределени | |
GB1375029A (ru) | ||
US4546445A (en) | Systolic computational array | |
US4205303A (en) | Performing arithmetic using indirect digital-to-analog conversion | |
McKay | The non-separability of a certain finite extension of Heyting's propositional logic | |
US3590231A (en) | Digital signal generator using digital differential analyzer techniques | |
SU541164A1 (ru) | Устройство дл спавнени чисел | |
SU855654A1 (ru) | Управл емый арифметический модуль | |
SU413477A1 (ru) | ||
SU444317A1 (ru) | Селектор минимальной длительности | |
SU913367A1 (ru) | Устройство для сравнения двоичных чисел 1 | |
SU556500A1 (ru) | Ячейка пам ти дл сдвигового регистра | |
SU381083A1 (ru) | Устройство для ввода непрерывных случайных процессов в электронную вычислительную | |
RU1805461C (ru) | Ячейка однородной структуры | |
SU890394A1 (ru) | Блок приоритета | |
SU1552171A1 (ru) | Устройство дл сравнени чисел в системе остаточных классов | |
SU834860A1 (ru) | Генератор треугольного напр жени | |
SU1388850A1 (ru) | Устройство дл сложени и вычитани чисел по модулю Р | |
SU1529444A1 (ru) | Двоичный счетчик | |
SU1667041A1 (ru) | Устройство дл ввода информации | |
SU485446A1 (ru) | Веро тностное устройство дл сложени двух чисел | |
SU588543A1 (ru) | Устройство дл сложени двоичных чисел | |
SU1051538A1 (ru) | Устройство дл формировани системы зависимых случайных событий |