SU541164A1 - Устройство дл спавнени чисел - Google Patents

Устройство дл спавнени чисел

Info

Publication number
SU541164A1
SU541164A1 SU2023958A SU2023958A SU541164A1 SU 541164 A1 SU541164 A1 SU 541164A1 SU 2023958 A SU2023958 A SU 2023958A SU 2023958 A SU2023958 A SU 2023958A SU 541164 A1 SU541164 A1 SU 541164A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
signal
output
numbers
coefficients
Prior art date
Application number
SU2023958A
Other languages
English (en)
Inventor
Николай Иванович Червяков
Станислав Вацлович Колесницкий
Original Assignee
Ставропольское Высшее Военное Командное Училище Связи
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ставропольское Высшее Военное Командное Училище Связи filed Critical Ставропольское Высшее Военное Командное Училище Связи
Priority to SU2023958A priority Critical patent/SU541164A1/ru
Application granted granted Critical
Publication of SU541164A1 publication Critical patent/SU541164A1/ru

Links

Landscapes

  • Error Detection And Correction (AREA)

Description

Устройство содержит входные ши«ы 1-4 дл  представлени  остатков чисел по модул м /31 2, , решающие матрицы 5, 6, 7; блоки анализа 8, 9, 10 полиадических коэффициентов алгебраического сравнени ; блоки анализа И, 12, 13 полиадических коэффициентов сравнени  по модулю; блок 14 формировани  знака; элементы ИЛИ 15-27; шину 28 алгебраического сравнени ; шину 29 сравнени  по модулю; выходные шины 30-33. Устройство работает следуюш,им образом. На входы решающих матриц 5, 6, 7 поступают коэффициенты полиадического представлени  чисел Л и В (р1, РЗ, , Р, Р2, РЗ), а сигналы знаков siqn А и sign В поступают на вход блока 14 формировани  знака. В случае алгебраического сравнени  чисел по шине 28 поступает сигнал. Символы знаков кодируютс  следующим образом . Если число положительное, то знак кодируетс  О, а если число отрицательное-1. Закон функционировани  блока 14 формировани  знака может быть описан таблицей истинности (табл. 1). На шинах 30-33 результат представлен однопозиционным кодом. Таблица 1 Логические функции, описывающие работу блока 14 формировани  знака, имеют вид: Аsiqn В; 31 :siqn Аsiqn В; Лsiqn В; Аsiqn В. Сигнал по шине 32 поступает на вход элемента ИЛИ 21, выходной Сигнал которого указывает на то, что число А 5, а сигнал по шине 33 Поступает на вход элемента ИЛИ 20, выходной сигнал которого указывает, что число . В случае, если числа А и В имеют одинаковые знаки, то сигнал по шине 30 или 31 поступает на один из входов блоков анализа 8, 9, 10. На вторые входы этих блоков поступают сигналы с выхода решающих матриц 5, 6, 7 через элементы ИЛИ 27, 26, 25, 24, 23, 22 при неравенстве коэффициентов полиадического представлени  чисел Л и б. Функционирование решающих матриц описываетс  таблицами истинности (табл. 2, 3 и 4 соответственно дл  решающих матриц 7, 6, 5). Сигналы Рз и РЗ поступают непосредственно на входы решающей матрицы 7. Если то выходной сигнал решающей матрицы 7 поступает на входы блоков 10, 13 через элементы ИЛИ 22, 23. В зависимости от значений сигнал с выхода блока 10 поступает на вход элемента ИЛИ 20 () или на вход элемента ИЛИ 21 (А.В). Если , то факт неравенства установить невозможно. В этом случае сигнал равенства поступает на вход элемента ИЛИ 15. Выходной сигнал элемента ИЛИ 15 разрешает подачи сигналов на вход решающей матрицы 6. Сигналы , подаютс  непосредственно на входрешающей матрицы 6. Если , то выходной сигнал решающей матрицы 6 поступает на вход блоков 9, 12 через элементы ИЛИ 24, 25. Анализ коэффициентов Р2 и Р2 в блоке 9 происходит аналогично анализу коэффициентов рз и Рз в блоке 10. В случае неравенства коэффициентов и сигнал с выхода блока 9 поступает на вход элементов ИЛИ 20 или 21. В случае равенства сигнал с выхода рещающей матрицы 6 поступает на вход элемента ИЛИ 16, выходной сигнал которого дает разрешение на подачу коэффициентов и на вход решающей матрицы 5. Ири неравенстве и выходной сигнал решающей матрицы 5 поступает на вход блоков 8, И через элементы ИЛИ 26, 27. Анализ и P-SI происходит аналогично анализу коэффициентов Рз, РЗ и рг, Рз. В случае равенства коэффициентов сигнал с выхода решающей матрицы 5 поступает .на вход элемента ИЛИ 17, выходна  ина которого выдает сигнал равенства чисел А В. При сравнении чисел Л и Б по моулю на шину 29 поступает сигнал «Сравнение по модулю.
Таблица 2
Таблица 4
Этот сигнал поступает на один из выходов блоков анализа 13, 12, И полиадических коэффициентов сравнени  по модулю. На вторые входы этих блоков поступают сигналы с выхода решающих матриц 7, 6, 5 через элеменщ ИЛИ 22-27 при условии неравенства
Таблица 3
коэффициентов или или . Анализ коэффициентов ;pi и piпроисходит аналогично анализу этих коэффициентов в блоках 8, 9, 10, за исключением того , что в блоках 13, 12, 11 анализируютс  только абсолютные величины и . без учета знаков.
Выходные сигналы блоков 13, 12, 11 поступают на вход элементов ИЛИ 18 или 19
в зависимости от неравенства Л ВилиЛ В.
Сигналы с выходов элементов ИЛИ 18 или 19
поступают соответственно на выходные шины
элементов ИЛИ 20 или 21.
Таким образом, алгебраическое сравнение
чисел и сравнение по модулю определ етс  длительностью тактового импульса, так как сигнал на выходе устройства имеетс  до тех пор, пока он действует на входе (принцип работы комбинационныхСхем).
Пример. Пусть -необходимо сравнить два числа Л(122) и В(022). Siqn Л 0, siqn В 0.
Прохождение си-гналов на схеме изображено пунктиром. На вход решающих матриц поступают следующие сигналы:
решающа  матрица 7-,, z 2,
решающа  матрица , (2 2;
решающа  матрица l, 0.
На вход блока 14 поступают сигналы sinq А 0,
siqn В 0 и сигнал по шине 28.
С выхода решающей матрицы 7 сигнал поступает на элемент ИЛИ 15, так как р з |р зВыходной сигнал элемента ИЛИ 15 разрешает прохождение сигналов и на вход решающей матрицы 6. С выхода решающей матрицы 6 сигнал поступает «а вход элемента ИЛИ 16, так как . Выходной сигнал элемента ИЛИ 16 разрещает прохождение сигналов , и на вход решающей матрицы 5. Выходной сигнал решающей матрицы 5 поступает на один из входов блока 8. На второй вход поступает сигнал С выхода блока 14. На основании полученных сигналов блок 8 выдает сигнал на элемент ИЛИ 20, выходной сигнал которого соответствует условию .
Дл  других значений коэффициентов работа устройства аналогична.
Таким образом, предлагаемое устройство обладает большими функциональными возможност ми , чем известные, так как позвол ет сравнивать числа, представленные в системе остаточных классов по признакам больше- меньше.

Claims (2)

1.Авт. св. СССР № 302715, кл. G 06F 7/04, 1969.
2.Авт. св. СССР № 242495, кл. G 06F 7/04, 1967.
SU2023958A 1974-05-06 1974-05-06 Устройство дл спавнени чисел SU541164A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU2023958A SU541164A1 (ru) 1974-05-06 1974-05-06 Устройство дл спавнени чисел

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU2023958A SU541164A1 (ru) 1974-05-06 1974-05-06 Устройство дл спавнени чисел

Publications (1)

Publication Number Publication Date
SU541164A1 true SU541164A1 (ru) 1976-12-30

Family

ID=20584482

Family Applications (1)

Application Number Title Priority Date Filing Date
SU2023958A SU541164A1 (ru) 1974-05-06 1974-05-06 Устройство дл спавнени чисел

Country Status (1)

Country Link
SU (1) SU541164A1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0471927A2 (en) * 1990-08-20 1992-02-26 International Business Machines Corporation System for exact arithmetic computation including quadratic extensions
RU2503992C2 (ru) * 2011-09-27 2014-01-10 Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Северо-Кавказский федеральный университет" Устройство для сравнения чисел, представленных в системе остаточных классов

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0471927A2 (en) * 1990-08-20 1992-02-26 International Business Machines Corporation System for exact arithmetic computation including quadratic extensions
RU2503992C2 (ru) * 2011-09-27 2014-01-10 Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Северо-Кавказский федеральный университет" Устройство для сравнения чисел, представленных в системе остаточных классов

Similar Documents

Publication Publication Date Title
SU662934A1 (ru) Устройство дл сравнени р-кодов фибоначчи
SU541164A1 (ru) Устройство дл спавнени чисел
GB1375029A (ru)
SU864279A1 (ru) Устройство дл сравнени чисел
SU809168A1 (ru) Устройство дл сравнени чисел
SU788107A1 (ru) Устройство дл сложени чисел
SU1330630A1 (ru) Устройство дл сравнени двух частот
SU139150A1 (ru) Устройство дл различени чисел по модулю
SU559243A1 (ru) Устройство дл преобразовани законов распределени
SU1043631A1 (ru) Устройство дл сравнени
SU424142A1 (ru) Устройство сравнения двух чисел в цифровом коде
SU980089A1 (ru) Устройство дл сравнени чисел
SU1552171A1 (ru) Устройство дл сравнени чисел в системе остаточных классов
SU401994A1 (ru) УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВ
SU966690A1 (ru) Устройство дл выделени экстремального из @ @ -разр дных двоичных чисел
SU468237A1 (ru) Устройство дл сравнени чисел
SU544959A1 (ru) Устройство дл сравнени двоичных чисел
SU427331A1 (ru) Цифровой интегратор с контролем
SU378925A1 (ru) Устройство для сокращения избыточности дискретных сигналов
SU401003A1 (ru) Пересчетная ячейка
SU981994A1 (ru) Устройство дл сложени чисел по модулю
SU473181A1 (ru) Устройство дл сравнени двоичных чисел
SU541163A1 (ru) Преобразователь параллельных двоичных кодов
SU530460A1 (ru) Полусчетное кольцо
SU432487A1 (ru) Преобразователь двоично-десятичного кода в унитарный код