SU1119025A1 - Устройство дл реализации быстрого преобразовани Фурье последовательности с нулевыми элементами - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ ПОСЛЕДОВАТЕЛЬНОСТИ С НУЛЕВЫМИ ЭЛЕМЕНТАМИ, содержащее блок оперативной пам ти, ари4 1етический блок, блок пам ти коэффициентов, блок управлени , причем вход операндов арифметического блока соединен с информационным выходом блока оЛеративной пам ти,- вход коэффициентов арифметического блока соединен с информационным выходом блокапам ти коэффициентов, информационный выход арифметического блока  вл етс  информационным выходом устройства , отличающеес  тем, что, с целью повышени  быстродействи , в него введены счетчик занесени , триггер, перва  и втора  группы коммутаторов, причем информационньй выход арифметического блока подключен к первьм информационным входам коммутаторов первой группы, вторые информационные входы которых . вл ютс  информационными входами устройства , управл ющие входы коммутаторов первой и второй групп объединены и подключены к выходу триггера, параллельньй выход счетчика занесени  подключен к первым информационным входам коммутаторов второй группы, первый установочный вход триггера соединен с последовательным выходом счетчика занесени , выходы коммутаторов первой группы подключены к информационному входу блока оперативной пам ти, адресный вход которого подключен к вьпсодам коммутаторов второй группы, причем блок управлени  содержит коммутатор, регистр сдвига, счетчик, первый и второй элементы И, элемент ИЛИ, сумматор, регистр хранени , причем вход сброса и тактовый сл вход счетчика соединены соответственно с выходом триггера и тактовьм входом счетчика занесени , тактовый вход которого  вл етс  тактовым входом устройства, вход сброса счетчика Соединен с установочным входом ре- гистра сдвига, выход первого разр да счетчика подключен к тактовому о вхЬду регистра сдвига, выходы разр дов , кроме второго разр да, счетчика подключены к информационному входу Oi коммутатора, управл ющий вход которого соединен с выходами от первого до (h-l)-ro разр дов регистра сдвига, выход второго разр да счетчика подключен к первому входу второго элемента И и тактовому входу регистра хранени , выходы разр дов, кроме второго разр да, счетчика соединены соответственно со входами элемента ИЛИ, выход которого подключен к первому входу первого элемента И, второй вход которого соединен с инверсным выходом ( )-го. разр да регистра

Description

сдвига, инверсный выход первого элемента И подключен ко второму входу второго элемента И, выход которогб подключен ко второму установочному входу .триггера, инверсные выходы от второго дд (ri-l)-ro разр дов, регистра сдвига подключены к первому входу сумматора, выход которого соединен с информационным входом регистра хранени , информационный выход которого подключен ко вторым информационным входам коммутаторов второй группы и соединен со вторым входом сумматора , выход п-го разр да регистра сдвига подключен к управл ющему входу блока пам ти коэффициентов, информационный выход коммутатора подключен к управл ющим входам арифметического блока и блока оперативной пам ти.

Изобретение относитс  к вычислительной технике и может быть цспользованов устройствах, предназначенных дл . оперативного спектрального и гармонического анализа.

Известно устройство дл  реализации быстрого преобразовани  Фурье (БПФ) последовательности с нулевыми элементами, содержащее входной блок пам ти, блок управлени , распределительный блок, блок оперативной пам ти , арифметический блок, блок па м ти коэффициентов. Входом устройств служит информационный вход входного блока пам ти, выход которого соединен с первым информационным входом блока оперативной пам ти, выход которого подключен к первому информационному входу арифметического блока второй вход которого соединен с выходом блока пам ти коэффициентов, выход арифметического блока  вл етс  выходом устройства, выходы блока управлени  соединены со входами синхронизации входного блока пам ти, распрделительного блока, блока оперативно пам ти, арифметического блока, блока пам ти коэффициентов ГО«

Во входной блок пам ти записываетс  iv ненулевых точек входной N-точечной последовательносги. Распределительный блок переупор дочивает их и формирует новую N-точечную последовательность путем повторени  ненулевых точек последовательности, Элементы полученной последовательности записываютс  в блок оперативной пам ти и затем осуществл етс  БПФ. Вычислени  начинаютс  с (n-m+D итерации, т.е. дл  выполнени  N-точечного

БПФ необходимо (ri-т) итераций (т log,.,M, h logjN, где N - длительностьреализации; М - длительность , ненулевой части реализации).

Недостатком данного устройства  вл ютс  большие аппаратурно-временные затраты за счет введени  входного блока оперативной пам ти и распределительного блока.

Наиболее близким к изобретению  вл етс  устройство, содержащее блок оперативной пам ти, блок памрти коэффициентов , арифметический блок, блок управлени , причем первый, второй и третий выходы блока управлени  соединены соответственно с входами блока оперативной пам ти, блока пам ти коэффициентов и арифметического блока, перва  и втора  группы входом.

арифметического блока соединены соответственно с группами выходов блока оперативной пам ти И блока пам ти коэффициентов, блок управлени  содержит двоичный сумматор, регистр

сдвига, блок коммутаторов, сумматор, элементы И, регистр хранени , причем первый выход счетчика соединен с первым входом первого элемента И, второй вход которого соединен с вторым входом второго элемента И и  вл етс  первым входом блока управлени , первый вход второго элемента И соединен с выходом первого разр да двоичного счетчика, выход второго

элемента И соединен с входом второго разр да счетчика, выход первого элемента И соединен с входом регистра сдвига, первый выход регистра сдвига соединен с управл ющим входом блока

коммутаторов, второй выход (инверс31 ный) регистра сдвига соединен с первым входом сумматора, информацион ный вход блока коммутаторов соединен с вторым выходом счетчика, второй вход регистра хранени  соединен с третьим выходом счетчика, выход сумматора соединен с первым входом регистра хранени , выход которого  в л етс  первым выходом блока управлени  и соединен с вторым входом сумма тора, первым входом блока управлени   вл етс  вход двоичного счетчика, BTOpbiM выходом блока управлени   вл етс  выход блока коммутаторов 2. : Однако в известном устройстве не используютс  возможности дл  сокраще ни  времени вычислений при преобразо В5НИИ последовательностей, содержащи часть нулевых элементов. Ц|ель изобретени  - повышение быстродействи  устройства за счет устранени  избыточности при выполнении БПФ последовательности с нулевым элементами. Поставленна  цель достигаетс  тем,.что в устройство, содержащее блок оперативной пам ти, арифметичес кий.блок; блок пам ти коэффициентов, блок управлени , причем вход операнд арифметического блока соединен с .информационным выходом блока оперативной пам ти, вход коэффициентов арифметического блока соединен с информационным выходом блока пам ти коэффициентов, информационный выход арифметического блока  вл етс  информационным выходом устройства, введены счетчик занесени , триггер, перва  и втора  группы коммутаторов причем информационный выход арифметического блока подключен к первым информационным входам коммутаторов первой группы, вторые информационные входы которых  вл ютс  информационными входами устройства, управл ющие входы коммутаторов первой и второй группы объединены и подключены к выходу триггера, параллельный выход счетчика занесени  подключен к первы информационным входам коммутаторов второй группы, первый установочный вход триггера соединен с последовательным выходом счетчика занесени , выходы коммутаторов первой группы подключены .к информационному входу блока оперативной пам ти, адресный вход которого подключен к выходам коммутаторов второй группы, причем блок управлени  содержит коммутатор 54 регистр сдвига, .счетчик, первый и второй элементы И, элемент ИЛИ, сумматор , регистр хранени , причем вход сброса и тактовый вход счетчика соединены соответственно с йыходом триггера и тактовым входом счетчика занесени , тактовьй вход которого  вл етс  тактовым входом устройства, вход сброса счетчика соединен с установочным входом регистра сдвига, выход первого разр да счетчика подключен к тактовому входу регистра сдвига , выход разр дов, кроме второго разр да, счетчика подключены к инфорМационному входу коммутатора, управл ющий вход которого соединен с выходами от первого до п-1-го разр дов регистра сдвига, выход второго разр да счетчика подключен к первому входу второго элемента И и тактовому входу регистра хранени , выходы разр дов, кроме второго разр да, счетчика соединены соответственно с входами элемента ИЛИ, выход которого подключен К первому входу первого элемента И, , второй вход которого соединен с инверсным выходом m-t-1-го разр да регистра сдвига, инверсный выход первого элемента И подключен к второму входу второго элемента И, выход которого подключен к второму установочному входу триггера, инверсные выходы от второго до и-1-го разр дов регистра сдвига подключены к первому входу сумматора, выход которого соединен с информационным входом регистра хранени , информационный выход которого подключен к вторым информационным входам коммутаторов второй группы и соединен с вторым входом сумматора, выход п-го разр да регистра сдвига подключен к управл ющему входу блока пам ти коэффициентов, информационный выход коммутатора подключен к управл ющим входам арифметического блока и блока оперативной пам ти. На фиг.1 изображена структурна  схема устройства; на фиг.2 - функциональна  схема блока управлени ; на фиг.3 - граф процедуры шестнадцати точечного БПФ с четырьм  ненулевыми точками, реализуемого данным устройством . . Устройство дл  реализа;ции БПФ последовательности с нулевыми элементами (фиг.1) содержит блок 1 оперативной пам ти, арифметический блок 2, блок 3 пам ти коэффициентов, блок 4 управлени , п -разр дный счетчик 5 занесени , триггер 6, группу коммутаторов (на два канала) 7, группу коммутаторов (на два канала) 8, входы устройства Х1,Х 2 и вькод устройства Y1. Параллельный выход гп-разр дного (двоичного) счетчика 5 занесени  соединен с первыми информационными входами коммутаторов 8 таким образом что i-й разр д счетчика занесени  соединен с (n-i+1) разр дом коммутаторов , вторые информационные входы коммутаторов 8 соединены с четвертым входом блока управлени  4. Первые информационные входы коммутаторов 7  вл ютс  информационным входом устройства Л 1, второй информационный вход коммутаторов 7 соединен с выходом арифметического блока 2. Перва  и втора  группы коммутаторов 1управл ютс  выходом триггера 6, первый установочный вход которого соеди нен с последовательным выходом счетчика 5 занесени , а второй установоч ный вход - с третьим выходом блока 4 управлени . Арифметический блок 2 выполнен аналогично прототипу и содержит сум матор и умножитель, выполн ющий операцию комплексного умножител . Блок 4 управлени  (фиг.2) содержи п-разр дный коммутатор 9, п -разр дны регистр. 10 сдвига, (п+1)-разр дньш (двоичный) счетчик 11, элементы И 12 и 13, элемент ИЛИ 14, (n-1)-piaзp дный сумматор 15,-(п-1)-разр дный регистр 16 хранени . Входы блока Л 2 и ХЗ управлени , выходы блокаУ2, Y3 Y4 и Y5. Первый выход п-разр дного регистр -10 сдвига представл ет собой выход п-го разр да, второй выход - параллельный выход разр дов с первого до (n-l)-ro, третий выход - инверсный выход (гп+1)-го разр да, четвертый выход регистра 10 сдвига - инверсный параллельный выход разр дов со второго до (n-l)-ro. п-разр дный коммутатор 9 выполнен на базе селекторов на три канала, каждый из которых имеет два управл ющих входа. Первый управл ющий вход j-ro селектора подключен к выхо ду (j+1)-ro разр да регистра 10 сдви га, второй управл ющий вход - к выХОДУ j-roразр да, причем первый управл ющий вход первого селектора и второй управл ющий вход п-го селектора подключены, соответственно, к 1 5 логическим потенциалам 1 и О. Выход первого разр да двоичного счетчика 11 подключен к первому информационному входу первого селектора и к вторым информационным входам селекторов коммутатора 9, выход (j+1)-ro разр да, начина  с третьего разр да к первому информационному входу j-ro селектора, выход (j4-2)-ro разр да к третьему информационному входу j-ro селектора,, а выход третьего разр да двоичного счетчика 11 подключен к третьему информационному входу первого селектора. Выход второго разр да счетчика 11 соединен с входом второго элемента И 13, другой вход которого соединен с инверсным вькодом первого элемента И 12. Вход первого элемента И 12 соединен с инверсным выходом (т+1)-го разр да регистра 10 сдвига, а второго - с выходом элемента ИЛИ 14. m-разр дный элемент ИЛИ. 14 соединен с двоичным счетчиком 11 так, что m разр дов элемента ИЛИ соединены соответственно с разр дами счетчика 11 с первого до (п+1)-го, исключа  ,второй разр д. Выход п-го разр да регистра 10 сдвига формирует сигнал обнулени  триггера 6, вькод которого подключен к установочному входу регистра 10 сдвига и к входу сброса двоичного счетчика 11. Первьй вход сумматора 15 соединен с инверсным четвертым выходом регистра 10 сдвига так, что j-u разр д сумматора подключаетс  к инверсному выходу (n-j+1) разр да (начина  со второго разр да) регистра сдвига. Б данном устройстве реализован алгоритм БПФ с замещением и прореживанием по времени. Устройство работает следующим образом . В исходном состо нииm-разр дный счетчик,5 занесени  и триггер 6 обнулены . В группу коммутаторов 8 на коммутаторы с первого до (п-т) поданы потенциаль О. Выходы разр дов счетчика 5 занесени  подключены к первым информационным входам коммутаторов 8 в двоично-инверсном пор дке следующим образом. Выход младЩего разр да счетчика 5 занесени  соединен с входом старшего коммутатора группы коммутаторов 8, выход старшего разр да счетчика 5 - с (h -тп+1) коммутатором группы коммутаторов 8. На вход устройства Х1 через группу коммутаторов 7,поступает исходна  последовательность и записываетс  в блок 1 оперативной пам ти в двоичноинверсном пор дке по адресам, которые формируютс  на выходе группы коммутаторов 8 следующим образом. По входу устройства X 2 на тактовый вход счетчика 5 занес ени  поступают тактовые импульсы, по которым (п-разр дный счетчик 5 занесени  формирует на первом выходе пбследовательные коды, поступающие на первые информационные входы группы коммутаторов 8, на выходах которых формируютс  адреса занесени  операндов. После занесени  операндов сигналом перехода из 1 в О на выходе старшего разр да счетчика 5 занесени  триггер 6 устанавливаетс  в единичное состо ние. Потенциал 1 с вы хода триггера 6 переключает группы коммутаторов 7 и 8 в режим выполнени БПФ. При этом к информационному вход блока оперативной пам ти 1 подключаетс  выход арифметического блока 2, к адресному входу блока 1 оперативной пам ти подключаетс  четвертый выход блока 4 управлени , формирующи адреса считывани  и записи операндов блока 1 оперативной пам ти, и в блок 4 управлени  с выхода триггера 6 поступает сигнал разрешени  выполнени  итераций БПФ. J Выполнение итерации БПФ заключаетс  в последовательном выполнении в арифметическом блоке 2 элементарны операций видаЛ±ВЛ, где Д и В- one ранды, извлекаемые из блока 1 оперативной пам ти; W -г экспоненциальный множитель, извлекаемый из блока 3 па м ти коэффициентов. Процесс выполнени  БПФ в предлагаемом устройстве дл  случа  N 16, /И 4 представлен графом БПФ на фиг. где fo ,,,..., f.с - элементы исходной последовательности;Фо , Ф,,..., спектральные коэффициенты; W« ,w ... ..., w- экспоненциальные множители. Кажда  элементарна  операци  БПФ вьтолн етс  за четыре такта. Считывание из блока 1 оперативной пам ти первого операнда (в оперативную пам ть исходна  последовательность записываетс  в двоично-инверсном пор дке, считывание из пам ти производитс  в пр мом пор дке) и считывание экспоненциального множите л  из блока 3 пам ти коэффициентов и занесение их з арифметический блок 2. Выполнение операции умножени  первого операнда на.экспоненциальныи множитель и извлечение из блока 1 оперативной пам ти второго .операнда. Выполнение операции вычитани  из второго операнда произведени  первого операнда и экспоненциального множител  и занесение разности в блок 1 оперативной пам ти на место извлеченного ранее первого операнда. Выполнение операции сложени  второго операнда и произведени  первого операнда и экспоненциального множител  и занесение суммы в блок 1 оперативной пам ти на местоиз влеченного ранее второго операнда. В данном устройстве дл  выполнени  последовательности с нулевыми элeмeнтa ai необходимо произвести (n-m) итераций. Выполнение БПФ начинаётс  с (nHn+l) итерации, и в данном устройстве она  вл етс  первой итерацией БПФ. При выполнении элементарных операций первой итерации БПФ блокируетс  считывание из 1 оперативной пам ти и занесение в арифметический 2 тех операндов, чьи адреса соответствуют нулевым точкам. Элементарна  операци  в этом случае выполн етс  с новым экспоненциальным множителем над операндами, уже занесенными в арифметический блок 2. Блокировка считывани  из блока 1 оперативной пам ти и занесени  в арифметический блок 2 осуществл етс  вторым выходом Y4 блока управлени  ( фиг. 2). . При по влении сигнала перехода старшего разр да счетчика 11 из 1 в О в регистре 10 сдвига происхоДит сдвиг и начинаетс  выполнение следующей итерации БПФ. вьтолнени  (л-т) итераций блок управлени  4 обнул ет триг-гер 6 и переводит устройство в исходное состо ние. Адреса считывани  и занесени  операндов из блока 1 оперативной пам ти формируютс  в блоке 4 управлени . При выполнении к-ой итерации блок 4 управлени  работает следующим образом . В исходном состо нии двоичный счетчик 11 обнулен, в регистре 10 сдвига во все разр ды с первого до

91

К-го занесены 1, а в остальные от (К + 1) до (п + 1) - О. Селекторы управл ютс  таким образом, что при подаче на их управл ющие входы двух сигналов О на выход передаетс  информаци  -с первого информационного входа, при подаче сигналов О и 1 на выход передаетс  информаци  второго информационного зхода и при подаче на управл ющие входы сигналов 1, информаци  передаетс  с третьег информационного входа.

На вход двоичного счетчика 11 подаютс  тактовые импульсы.Коммутатор 9, управл емый параллельным выходом регистра 10 сдвига, формирует из выходных сигналов счетчика адреса операндов, необходимых дл  выполнени  элементарных операций БПФ. Одновременно сумматор 15 и регистр 16 хранени  формируют адреса экспоненциальных множителей, извлекаемых изблока 3 пам ти коэффициентов.

Управление занесением в арифметический блок 2 и извлечение из блок 1 оперативной пам ти организуетс  следующим образом.

(иг.1

п

510

При по влении сигнала 1 в (гп+1) разр де регистра 10 сдвига и сигнала О в (т+1) разр дах двоичного счетчика 11 на инверсном выходе первого

элемента И 12 по вл етс  потенциал 1, который поступает на вход рторого элемента И 13, на другой вход которого поступает сигнал с выхода второго разр да двоичного счетчика

11. Сигнал управлени  считыванием из блока 1 оперативной пам ти и занесением в арифметический блок 2 формируетс  на выходе второго элемента И 13. Сигнал управлени  мен етс 

на противоположный, как уолько по вл етс  потенциал 1 на любом из входов элемента ИЛИ 14, либо по вл етс  потенциал О на выходе (т+1)го разр да регистра 10 сдвига.

Предлагаемое устройство позвол ет повысить быстродействие за счет существенного сокращени  числа итераций , необходимых дл  выполнени  БПФ последовательности, содержащей

нулевые элементы. По сравнению с

ПРОТОТИПОМ врем  вычислени  последе- . вательности при N 1024 и лл 128 сокращаетс  на 30%.

Claims (1)

1. УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ ПОСЛЕДОВАТЕЛЬНОСТИ С НУЛЕВЫМИ ЭЛЕМЕНТАМИ, содержащее блок оперативной памяти, арифметический блок, блок памяти коэффициентов, блок управления, причем вход операндов арифметического блока соединен с информационным выходом блока оперативной памяти,· вход коэффициентов арифметического блока соединен с информационным выходом блока памяти коэффициентов, информационный выход арифметического блока является информационным выходом устройства, отличающееся тем, что, с целью повышения быстродействия, в него введены счетчик занесения, триггер, первая и вторая группы коммутаторов, причем информационный выход арифметического блока подключен к первым информационным входам коммутаторов первой группы, вторые информационные входы которых являются информационными входами устройства, управляющие входы коммута торов первой и второй групп объединены и подключены к выходу триггера, параллельный выход счетчика занесения подключен к первым информационным входам коммутаторов второй группы, первый установочный вход триггера соединен с последовательным выходом счетчика занесения, выходы коммутаторов первой группы подключены к информационному входу блока оперативной памяти, адресный вход которого подключен к выходам коммутаторов второй группы, причем блок управления содержит коммутатор, регистр сдвига, счетчик, первый и второй элементы И, элемент ИЛИ, сумматор, регистр хранения, причем вход сброса и тактовый вход счетчика соединены соответственно с выходом триггера и тактовым входом счетчика занесения, тактовый ,вход которого является тактовым входом устройства, вход сброса счетчика Соединен с установочным входом регистра сдвига, выход первого разряда счетчика подключен к тактовому вхЬду регистра сдвига, выходы разрядов, кроме второго разряда, счетчика подключены к информационному входу коммутатора, управляющий вход которого соединен с выходами от первого до (ь—1)—го разрядов регистра сдвига, выход второго разряда счетчика подключен к первому входу второго элемента И и тактовому входу регистра хранения, выходы разрядов, кроме второго разряда, счетчика соединены соответственно со входами элемента ИЛИ, выход которого подключен к первому входу первого элемента И, второй вход которого соединен с инверсным выходом (тгн-1)-го. разряда регистра » SU „1119025 сдвига, инверсный выход первого элемента И подключен ко второму входу второго элемента И, выход которогб подключен ко второму установочному входу .триггера, инверсные выходы от второго дб (п-1)-го разрядов, регистра сдвига подключены к первому входу сумматора, выход которого соединен с информационным входом регистра хранения, информационный выход кото рого подключен ко вторым информацион· ным входам коммутаторов второй группы и соединен со вторым входом сумма· тора, выход η-го разряда регистра сдвига подключен к управляющему входу блока памяти коэффициентов, информационный выход коммутатора подключен к управляющим входам арифметического блока и блока оперативной памяти.