SU1016780A1 - Устройство дл умножени дес тичных чисел - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДЕСЯ ТИЧНЫХ ЧИСЕЛ, содержащее регистр множител , регистры кратных множимого и сумматор, отличающеес  тем, что, с целью повьшени  однородности устройства и сокращени  аппаратных затрат, оно содержит регистр множимого, блок преобразот вани  Дес тичной цифры из единичного нормального в единичный поэиционнь«й код, два счетчика разр дности, регистр фиксации разр дности Множител , регистр фиксации разр дности множимого и произведени  и два элемента И, причем информационные входы регистров множител  и множимого подключены к соответствующим входгал множител  и множимого устройства, выходщ старшего дес тичного разр да регистра множител  соединены с соответствующими информационными входами блока преобразовани  дес тичной цифры из единичного нормального .в единичный позиционный код, управл ющий вход которого подключен к входу модул ции устройства, информационные выходы блока преобразовани  дес тичной цифры из единичного. нормального в единичный позиционный код подключены к соответствующим управл ющим входам регистров кратных множимого, a управл киций выход блока преобразовани  дес тичной цифры из единичного нормального в единичный ПОЗИЦИОННЫЙ код - к первым управл ющим входам регистров множител  и множимого и сумматора, вторые управл ющие входы которых подключены к первому управл ющему входу устройства , выходы всех дес тичных разр дов регистра множител  подключены к соответствующим входам первого счетчика разр дности, выходы которого подключены к соответствующим информационнным вхЬдгм регистра фиксаций раз,р дности множител , (Л выход стариегб разр да которого подкгаочен к выходу фиксации окончани  операции сдвига устройства, a выход младшего разр да - к выходу признака нулевого множител  устройства , выхсзд знака регистра множител  подключен к первс 4у входу первого элемента и, вто|юй вход которого подключен к выходу знака регистра мнoжи 4oro, a выход - к входу СП знака регистра множимого, выходил всех дес тичных разр дов регистра м множимого подключеЕол к соответствую00 щим входгм первой группы второго счётчика разр дности, входы второй группы которого подключены к выходам соответствующих дес тичшлх разр дов cyMviaTOpa, выходы второго счетчика разр дности подключены к соответствующим инфОЕллационным входам регистра фиксации разр дности множимого и произведени , выход переполнени  которого подключен к первому входу второго элемента И, второй, вкод которого соединен с ВЫХОДОК старшего разр да сумматора, a выход - с входом младшего разр да регистра миожи юго, выход младшего разр да регистра фиксации разр д

Description

ности множимого и произведени  подключен к выходу признака нулевого множимого устройства, управл ющие входы регистров фиксации разр дности множител , множимого и произведени  подключены к второму управл ющему входу устройства, выходы всех разр дов регистра множимого подключены ,к соответствующим первым группам информационных входов регистров кратных множимого, втора  группа информационных входов i-ro (,... 9) регистра кратных множимого. подключена к первой группе выходов(i -1) -го регистра кратных множимого, выходы первой группы второго регистра кратных множимого подключены к соответствующим информационным входам третьей группы четвертого регистра кратных множимого, выходы первой

группы которого подключены к.соответствующим информационным входам третьей группы шестого, седьмого и восьмого регистров кратных множимого , выходы первой группы шестого регистра кратных множимого подключены к соответствующим информационным входам четвертой группы восьмого регистра кратных множимого, выходы вторых групп всех регистров кратных множимого подключены к соответствующим информационным входам сумматора, входы управлени  суммированием всех регистров кратных множимого подключены к шине .суммировани  устройства, выхсды сумматора  вл ютс  выходами младших разр дов произведени  устройства , а выходы регистра множимого  вл ютс  выходами старших разр дов произведени  устройства.

1

Изобретение относитс  к вычисли- . тельной технике и может быть использовано в оптоэлектронных арифметических устройствах, выполн ющих операции над дес тичными числами с j фиксированной зап той.

Известно устройство дл  умножени  дес тичных чисел, содержащее регистр множител , блок формировани  множимого , сумматор, блок управлени , 10 первый выход которого соединен с входом управлени  регистра множител , выход которого св зан с входом блока управлени , второй выход которого .соединен с входом управлени  сумматора, информационные входы ко-, торого соединены с информационными выходами блока формировани  множимого , первый и второй входы управлени  которого соединены соответственно с третьим и четвертым вы- 20 ходами блока управлени , информационные входы дополнительного регистра св заны с инфррмационными рыходами младших тетрад блока формировани  множимого, информацион- 25 ные входы старших тетрад которого подключены к выходам дополнительного регистра, к управл к цему входу которого подключен п тый вход блока управлени 

Умножение осуществл етс  за число циклов, равное разр дности дес тичных операндов, при этом в каждом цикле осуществл етс  умножение множимого на один дес тичный разр й- jj множител , начина  с гдладшего. Таким образом, к недостатку данного устройства можно отнести значительное врем , затрачиваемое на операцию умножени , поскольку каждый

цикл состоит из четырех тактов, по: числу разр дов представлени  дес тичных цифр в -двоично-дес тичной системе 8-4-2-1.

Наиболее близким к предлагаемому  вл етс  устройство умножени  дес тичных чисел, содержащее регистр множител , сумматор, восемь дополнительных регистров дл  хранени  кратгых множимого и дев ть схем сравнени , входы которых соединены с выходом младшего разр да регистра множител  и выходом разр да признака соответствующих регистров хранени  кратных множимого, причем выходы дев т регистров хранени  кратных множимого чере-з соответствующие схемы сравнени подключены к входу сумматора. Выходы каждого регистра хранени  кратных множимого, кроме дев того, соединены с входом следующего соседнего регистра 2.

Недостатком такого устройства  вл етс  необходимость использовани  дев ти схем сравнени , а также последовательное формирование дев ти кратных множимого на соответствующих регистрах; что в конечном счете ограничивает быстродействие оптоэлектронного устройства умножени .

Цель изобретени  - повышение однородности устройства дл  умножени  дес тичных чисел и снижение аппаратных затрат.

Поставленна  цель достигаетс  тем, чтоустройство дл  умножени  дес тичных чисел, содержащее регистр множител , регистры кратных множимого и сумматор, содержит регистр множимого, блок преобразовани  дес тичной цифры, счетчика разр дноети , регистр фиксации разр дности множител , регистр фиксации разр дности множимого и произведени  и два элемента И, причем информационные входы регистров множител  и множимого подключены к соответствующим входам множител  и множимого устройства , выходы старшего дес тичного разр да регистра множител  соединены с соответствующими информационными входами блока преобразовани  дес тичной цифры из единичного нормального в единичный позиционный код, управл ющий вход которог подключен к входу модул ции устройства , информационные выходы блока преобразовани  дес тичной цифры из единичного нормального в единичный позиционный код подключены к соответствующим управл ющим входам регистров кратных множимого, а управл ющий выход блока преобразовани  дес тичной цифры из единичного нормального в единичный позиционный код - к первым управл ющим входам регистров множимого и множител  и сумматора, вторые управл йидае входы которых подключены к первому управл ющему входу устройства, выходы всех дес тичных разр дов регистра множител  подключены к соответствующим входам первого счетчика разр дности , выходы которого подключены к соо.тветствующим информационным . входам регистра фиксации разр дности множител , выход старшего разрйда которого подключен к выходу фиксации окончани  операции сдвига устройства , а выход младшего разр да к выходу признака нулевого множител  устройства, выход знака регистра множител  подключен к первому входу первого элемента И, второй вход которого подключен к выходу знака регистра множимого, а выход к входу знака регистра множимого, выходы всех дес тичных разр дов регистра множимого подключены к соответств5пощим входам первой группы второго .счетчика разр дности, входы второй группы которого подключены к выходам соответствующих дес тичных разр дов сумматора, выходы второго счетчика разр дности подключены к соответствующим информационным входам регистра фиксации разр дности множимого и произведени , выход переполнени  которого подключен к первому входу второго элемента И, второй вход которого соед{1нен с выходом старшего разр да сумматора, а выход - с входом младшего разр да регистра множимого, младшего разр да регистра фиксации разр дности множимого.и произведени  подключен к выходу признака нулевого множимого устройства, управл ющие входы регистров фиксаций разр дности множител , множимог

и произведени  подключены к второму управл ющему входу устройства, выходы всех разр дов регистра множимого подключены к соответствующим информационным входам первых групп

регистров кратных множимого йнформационЕЯле входы второй группы i-ro (,...9) регистра кратных множимого подключены к соответствующим выходам первой группы (i - 1)-го реQ гистра кратных множимого, выходы

первой группы второго регистра кратных множимого подключены к соответствующим информационным входам третьей группы четвертого регистра кратных множимого, выходы первой группы

5 которого подключены к соответствующим информационным входам третьей группы шестого, седьмого и восьмого регистров кратных множимого, выходы первой группы шестого регистра

0 кратных множимого подключены к соответствующим информсщионшым входам четвертой группы восьмого регистра кратных 4Hoжимoгo, выхода вторых групп всех регистров кратных множи 5 мого подключены к соответствующим информационным входам сумматора, входы управлени , суммировани  всех регистров кратных множимого подключены к шине суммировани  устройства,

0 выходы сумматора  вл ютс , выходами младших разр дов произведени  устройства , а выходы регистра множимого  вл ютс  выходами старших разр дрв произведени  устройства.

На фиг, 1 представлена блок-схема устройства-дл  умножени  дес тичных чисел; на фиг. 2 - структурна  схема блока преобразовани  дес тичной цифры из единичного нормального кода в единичный позиционный KOfi,

0 Устройство умножени  содержи.т дев ть регистров 1 кратных множимого , регистр 2 множител , регистр 3 множимого, сукалатор 4, регистр 5 фиксации разр дности множител , регистр б фиксации разр дности множйMQro и произведени , блок 7 преобразовани  дес тичной цифры, счетчики 8 и 9 разр дности и элементы И 10 и 11. Выходы ст аршего К-го дес тичного разр да регистра 2 соединены через блок 7 преобразовани  дес тичной цифры с управл ющими входами первой группы 12 дев ти регистров 1 кратных множимого, а выходы

г 13 регистра 2 через счетчик 8 разр дности - с входом регистра 5 фиксации разр дности множител . Выходы 14 регистра 3 множимого и выходы 15 сумматора через счетчик 9 разр дности св заны с входами регистра 6

0 фиксации разр дности множимого и произведени , выходы 16 которого и выход старшего К-го дес тичного разр да сумматора 4 через элемент И 10 соединены с входсш младшего дес тичного разр да регистра 3 множимого. 5 Выходы регистра 3 множимого соедине ны с 17 дев ти регистров 1 кратных множимого. Информационные выходы 18 первой группы которых св  заны с входами сумматора 4, а информационные выходы 19 второй группы с входами 17 соответствующих соседних старших регистров 1. Причем выходы 19 второго регистра 1 соединены также с входами 17 четвертого регистра 1, выходы 19 которого св заны с входами 17 шестого седьмого и восьмого регистров-1, а выходы 19 шестого регистра 1 - свходами 17 восьмого регистра 1. Шина 20 суммировани  подключена к входам управлени  суммировани -дев ти регистров 1, первый управл ющий вход 21 и выход 22 блока 7 преобразовани  дес тичной цифры - к управл ющим входам регистров 2 и 3 и сумматора 4. -Второй управл ющий вход 23 соединен с управл ющими входами регистров 5 и 6, у которых выходы младших разр дов  вл ютс  выходами признака нулевого сомножител , а выход старшего разр да регистра 5  вл етс  выходом признака фиксаций окончани  операций сдвига в регистре 2. Вход 24 блока 7  вл етс  его управл ющим входом. Выходы знака регистров 2 и 3 через элемент И 11 соединены с входом 25 знакового разр да регистра 3 множимого . По входам множител  и мнйжимо го устройства В и А в регистры 2 и поступают соответственно множитель и множимое А. С выходов П и П регистра 3 и сумматора 4 снимаютс  зн чени  соответсвенно старших и Ь4ладших разр дов произведени . Устройство реализует следующий алгоритм умножени  дес тичных чисел 1.Провер етс  равенство множимо го и множител  нулю. В случае, если один из сомножителей или оба сомножител  равны нулю, результату присваиваетс  нулевое значение и опера ци  умножени  прекращаетс . В противном случае формируютс  кратные множимого на соответствующих регист рах и знак результата, который буде положительным при совпадении знаков сомножителей и отрицательным при их несовпадении. Одновременно производитс  сдвиг содержимого регистра мн жител  в сторону старших разр дных  чеек до тех пор, пока в старшей разр дной  чейке не по витс  старша значаща  цифра множител . 2.Производитс  одновременное сравнение цифры старшего разр да множител  и номера каждого кратного множимого. 3.При совпадении цифры старшего разр да множител  и данного номера одного из кратных множимого осуществл етс  суммирование соответствующего кратного множимого с содержа0 нием сумматора и последующий сдвиг в сторону старших разр дных  чеек содержимого сумматора и регистра множител . 4. Дл  каждого разр да множител  повтор ютс  действи  пунктов 2 и 3 до тех пор, пока не будет произведено умножение на всех разр дах множител . Устройство дл  умножени  дес тичных чисел работает следующим образом . Множимое А записываетс  в регистр 3 множимого, множитель В - в регистр 2 множител . Одновременно с записью сомножителей по управл ющим сигналам, поступающим по второму управл ющему входу 23 на управл ющие входы регистров 5 и б, производитс  подсчет и запись разр дности сомножителей. Количество разр дов регистров 5 соответствует количеству дес тичных разр дов регистра 2 множител , а количество разр дов регистра б - суммарному количеству дес тичных разр дов регистра 3 множимого и сумматора 4. Подсчет разр дности сомножителей выполн етс  по количеству сработавших дес тичных разр дов регистров 2 и 3. При этом счетчиками 8 и 9 разр дности учитываетс  возможность по влени  значащих нулей в дес тичных разр дах регистров 2 и 3, а равенство сомножителей нулю определ ет наличие единицы в младшем разр де регистров 5 и 6 (признак Р). В этом случае операци  умножени  прекращаетс . В случае, когда ни один из сомножителей не равен нулю (Р-, 0), происходит формирование дев ти кратных множимого на соответствующих регистрах 1 и знака произведени  элементом И 11; знак произведени  записываетс  по входу 25 в знаковый разр д регистра 3. Процесс формировани  дев ти кратных ножимого за п ть тактов можно проиллюстрировать следующей таблицей, где проставл етс  кратность формируемых на регистрах 1 кратных множимого. первом такте во все дев ть регистров 1 по входам 17 записываетс  множимое А (его кратность равна 1 ) с выходов регистра 3, все дес тичные разр ды которого осле этого устанавливаютс  в ноль.

кроме знакового, по управл ющей последовательности , поступающей по. входу 21. Во втором такте происходит суммирование содержимого регистра 1, номера которых  вл ютс  чгетными, с содержимым соответствующего предыдущего регистра 1 и получение удвоенного значени  множимого А ( кратностью 2 ). Во врем  третьего такта происходит суммирование содержимого третьего, четвертого, седьмого и восьмого регистров 1 с информацией, поступающей с выхода 19 второго и шестого регистров 1 и т.д. Суммирование на регистрах 1 осуществл етс  при поступлении сигналов на управл ющие входы 12 соответствующих регистров 1 по шине 20 суммировани . Одновременно с образованием в массиве регистров 1 дев ти кратных множимого осуществл етс  сдвиг множител  В в регистре .2 множител  в сторону старших разр дов по сигналу, поступающему на управл ющий вход по входу 21, Сдвиг осуществл етс  до тех пор, пока в самом старшем К-ом дес тичном разр де регистра 2 не по витс  старша  значаща  цифра множител  В, что фиксируетс  сигналом Р / сн 1маемым со старшего разр да регистра 5 фиксации разр дности множител . После этого при условии, что в массиве регистров 1 сформированы кратные множимого , и при наличии сигнала, поступающего на вход модул ции 24 блока 7, производитс  преобразование дес тичной цифры, записанной в старшем К-ом дес тичном разр:аде регистра 2 в единичном нормальном коде, в единичный позиционный код, особенностью которого  вл етс  наличие единицы в той позиции, вес которой соответствует значению цифры , а нуль кодируетс  единицей в нулевом разр де. Информационные выходы блока 7 соединены с соответствующими управл ющими входами 12 регистров 1 таким образом, что наличие единицы в определенной весовой позиции, соответствующей значению дес тичной цифры в К-ом разр де регистра 2, вызывает считывание информации из соответствующего регистра 1 по выхсэдам 18 в сумматор 4с сохранением записанной в данном регистре 1 информации. Например, нахождение цифры 6 в К-ом разр де регистра 2 приведет при наличии сигнала на входе 24 модул ции блока 7 преобразовани  к по влению единицы в б-ом разр де блока 7, котора , в свою очередь, вызовет считывание информации в сумматор 4 из шестого регистра 1, где хранитс  шестикратное множимое А, Длительность управл ющего сигнала, поступающего на вход 24 модул ции блока 7 преобразовани , соответствует времени считывани  информации из соответствующего регистра 1 и сдвига информации на один разр д, которое не зависит от разр дности записанной в регистрах информации, а определ етс  временем , необходимым дл  считывани  наибольшей цифры, которой в дес тичной системе счислени   вл етс  9. Таким образом осуществл етс  умножение на любую дес тичную цифру. По

0 окончании перезаписи информации из соответствующего регистра 1 в сумматор 4, т,е, после прекращени  действи  управл ющего сигнала на входе 24 блока 7 по сигналу, посту5 пающему по входу 21 на .управл ющие входы регистра 2 и сумматора 4, в последних происходит сдвиг содержимого в сторону старших дес тичных разр дов. Затем вновь осуществл етс  умножение на очередную дес 0 тичную цифру множител  В. В случае, если в К-ом разр де регистра 2 дес тична  цифра  вл етс  нулем, наличие единицы в нулевом разр де блока 7 приводит лишь к сдвигу влй5 во содержимого сумматора 4 и регистра 2, Поскольку уменьшение разр дности множител  В фиксируетс  на регистре 5 после каждого сдвига влево,содержимого регистра 2, то

0 по вление единицы в нулевом разр де регистра 5 (Р 1 свидетельствует об окончании операции умножени . В какой-то момент при умножении возможно переполнение разр дной сетки

5 сумматора 4, Этот момент фиксируетс  регистром 6, сигнгш с выхода 16 которого на выходэлемента И 10 разрешает , св зь с выхода старшего К-го дес тичного разр да сумматора 4 на вход младшего дес тичного разр да

0 регистра 3 таким образом, что дальнейша  перезапись информации из соответствующего регистра 1 производитс  в сумматор с удвоенной разр дной сеткой, состо щей из сумматора 4

5 и регистра 3, Информаци , зафиксированна  в .регистре б, дает представление о разр дности результата умножени ,

БЛОК 7 преобразовани  может .быть

0 реализован на дес ти регенеративных бистабильных оптронах 26 с нсмергили позиций от О до 9 и модул торе 27, выход 28 которого подключен к электрическим входам всех оптронов 26. Еди5 ничный оптический вход 29 нулевого оптрона 26 и вход модул тора 27 подг ключены к управл ющему входу блока 7, а единичный оптический выход 30 нулевого оптрона 26  вл етс  выходом 22 блока 7 преобразовани . Единичный

0 оптический вход 29 каждого i-ro оптрона 26, кроме нулевого,  вл етс  информационным входом 31 блока 7, нулевой оптический вход 32 соединен с единичным оптическим входом 29

5

соответственно (i + 1)-го оптрона. Оптический выход 30 каждого оптрона 26, кроме нулевого,  вл етс  информационным выходом блока 7.

Блок 7 преобразовани  работает следующим образом. При поступлении на единичный вход 29 нулевого оптрона 26 и вход модул тора 27 оптического сигнала происходит срабатывание соответствующего оптрона 26 и по вление на его. единичном выходе 30 оптического сигнала, который  вл - етс  управл ющим сигналом считывани  информации дл  соответствующего регистра 1. При этом срабатывает тот оптрон 26, на единичный вход 29 которого поступает оптический сигнал, а-на нулевом входе 32 он отсутствует , В случае, когда на обоих входах оптрона 26 либо присутствует, либо отсутствует оптический сигнал, оптрон 26 находитс  в нулевом состо нии и на его выходе 30 оптический сигнал отсутствует. Случай, когда на единичном входе 29 .оптрона 26 оптический сигнал не существует, а на нулевом входе 32 - существует,невозможен при единичном нормальном кодировании информации, которое примен етс  в оптоэлектронных устройствах и заключаетс  в том, что каждой дес тичной цифре ставитс  в соответствие количество последовательно

сработавших оптронов, равное весу данной дес тичной цифры. Таким образом , единичный сигнал может возникнуть только на одном из оптических выходов 30 оптронов 26,

Использование блока 7 позвол ет отказатьс  от традиционных схем сранени . Этим достигаетс  значительно уменьшение аппаратурных затрат, поскольку .одним блоком 7 преобразовани  замен етс  дев ть схем сравнени необходимых дл  выполнени  операции сравнени  цифр в дес тичной системе счислени , а построение блока 7 преобразовани  на дес ти регенеративных бйстабильных оптронах повышает однородность оптоэлектронного дес тичного устройства умножени  и позвол ет организовать считывание информации из соответствующих регисров 1 по оптическому сигналу, поступающему с выхода блока 7 преобразовани .

Кроме ТОГО; при выполнении устройства , дл  умножени  дес тичных чисел на оптоэлектронных регистрах, в которых использованы регенеративные бистабильные оптроны, а передача информации и управление узлами устройства осуществл етс  на оптическом уровне, повышаетс  однородность реализации.

7J

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДЕСЯТИЧНЫХ ЧИСЕЛ, содержащее регистр множителя, регистры кратных множимого и сумматор, отличающееся тем, что, с целью повышения однородности устройства и сокращения аппаратных затрат, оно содержит регистр множимого, блок преобразования Десятичной цифры из единичного нормального в единичный позиционный код, два счетчика разрядности, регистр фиксации разрядности Множителя, регистр фиксации разрядности множимого и произведения и два элемента И, причем информационные входы регистров множителя и множимого подключены к соответствующим входам множителя и множимого устройства, выходы старшего десятичного разряда регистра множителя соединены с соответствующими информационными входами блока преобразования десятичной цифры из единичного нормального в единичный позиционный код, управляющий вход которого подключен к входу модуляции устройства, информационные выходы блока преобразования десятичной цифры из единичного.

   нормального в единичный позиционный код подключены к соответствующим управляющим входам регистров кратных множимого, а управляющий выход блока преобразования десятичной цифры из единичного нормального в единичный позиционный код - к первым управляющим входам регистров множителя и множимого и сумматора, вторые управляющие входы которых подключены к первому управляющему входу устройства, выходы всех десятичных разрядов регистра множителя подключены к соответствующим входам первого счетчика разрядности, выходы которого подключены к соответствующим информационнным входам регистра фиксации разрядности множителя, выход старшего 'разряда которого подключен к выходу фиксации окончания операции сдвига устройства, а выход младшего разряда - к выходу признака нулевого множителя устройства, выход знака регистра множителя подключен к первому входу первого элемента И, второй вход которого подключен к выходу знака регистра множимого, а выход - к входу знака регистра множимого, выходы всех десятичных разрядов регистра множимого подключены к соответствующим входам первой группы второго счётчика разрядности, входы второй группы которого подключены к выходам соответствующих десятичных разрядов сумматора, выходы второго счетчика разрядности подключены к соответствующим информационным входам регистра фиксации разрядности множимого и произведения, выход переполнения которого подключен к первому входу второго элемента Й, второй, вход которого соединен с выходом старшего разряда сумматора, а выход - с входом младшего разряда регистра множимого, выход младшего разряда регистра фиксации разряд- >

   ности множимого и произведения подключен к выходу признака нулевого множимого устройства, управляющие входы регистров фиксации разрядности множителя, множимого и произведения подключены к второму управляющему входу устройства, выходы всех разрядов регистра множимого подключены к соответствующим первым группам информационных входов регистров кратных множимого, вторая группа информационных входов i-го (1=2,...9) регистра кратных множимого. подключена к первой группе выходов(ι -1) -го регистра кратных множимого, выходы первой группы второго регистра кратных множимого подключены к соответствующим информационным входам третьей' группы четвертого регистра кратных множимого, выходы первой группы которого подключены к . соответствующим информационным входам третьей группы шестого, седьмого и восьмого регистров кратных множимого, выходы первой группы шестого регистра кратных множимого подключены к соответствующим информационным входам четвертой группы восьмого регистра кратных множимого, выходы вторых групп всех регистров кратных множимого подключены к соответствующим информационным входам сумматора, входы управления суммированием всех регистров кратных множимого подключены к шине суммирования устройства, выходы сумматора являются выходами младших разрядов произведения устройства, а выходы регистра множимого являются выходами старших разрядов произведения устройства.