SU1059568A1 - Устройство дл умножени в избыточной двоичной системе - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ В ИЗБЫТОЧНОИ ДВОИЧНОЙ СИСТЕМЕ, содержащее сдвигающий регистр, первый, второй и третий элементы И, первый, второй, третий, четвертый и п тый элементы ИЛИ, суммирующий блок, а также регистр множимого, регистр множител  и регистр суммы,.информационные выходы которых подключены соответствен но к первой, второй и третьей группам информационных входов суммирующего блока, перва  группа информационных выходов которого соединена соответственно с инфо1жационныМи входами регистра суммы, тактовый вход которого соединен с тактовым1-шходом устройства и входом сдвига сдвигающего регистра , вход выдачи пр мого кода которого соединен с выходом первого элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам первого и второго элементов И, первые входы которых соединены соответственно с первьми .входами множител  и множимого, отличающеес  тем, что, с целью повышени  быстродействи , в него введены второй регистр множител , второй регистр множимого, первый, второй и третий элементы запрета, второй, третий-, четвертый и п тый элементы ИЛИ и регистр переносов, информационные выходы которого подг: ключены соответственно к четвертой группе информационных входов суммлрукщего блока, выходы переносов которого соединены соответственно с информационными входами регистра переносов , вход сдвига которого соединен с управл квдим входом приема такто- регистра суммы и кода вым входсМ устройства,, первый вход множимого которого соединен с входом (О приема кода .первого регистра множимого , входом выдачи пр мого кода первого регистра множител , входом выдачи обратного кода в торого ре гистра множител , с первым входом четвертого элемента ИЛИ, второй вход множимого устройства соединен с входом приема кода второго регистра СП множимого, входом выдачи обратного кода первого регистра множител , вхоСО СП дом выдачи пр мого кода второго регистра множител , вторым входом четвертого элемента ИЛИ, -первый О) вход множител  соединен с входом 00 выдачи пр мого кода первого регистра множимого, входом выдачи обратного кода второго регистра множимого , входом рриема кода первого регистра множител , первым входом третьего элемента ИЛИ, второй вход множител  соединен с входом выдачи обратного кода первого регистра множимого, входом выдачи пр мого кода второго регистра множимого, вхо. дом приема кода второго регистра,множител , вторым входом третьего элемента ИЛИ, первого элемента ИЛИ соединен с инверснал входом

Description

первого элемента запрета, пр мой вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом третьего элемента ИЛИ и первым-информационньзм входом суммирующего блока, второй информационный вход которого соединен с вторым входом второго элемента ИЛИ и выходом четвертого элемента ИЛИ, выход первого элемента aanpeTia соединен с третьим информационным входом суммируквдего блока и с входом выдачи обратного кода сдвигающего регистра, пр мые выходы которого соединены соответственно с информационными входами первых и вторых регистров множимого и множител , пр мые и обратные вькоды регистра сдвига соединены соответственно с п той группой информационных входов суммирующего блока., шеста  группа инфоЕмадионнык й сдо« с 1 мирую1Дего блока соединена с икфср-;ационными .выходами второго регистра множимого , седьма  группа информационных входов суммир- тощего блока соединена с информационными выходами второго регистра множител , входы регистра суммы соединены соответственно с выходами суммы суммирующего блока, выход старшего разр да суммы суммиругацего блока соединен с пр мым входом второго элемента запрета и инверсным входом третьего элемента запрета, пр мой вход которого соединен с вькодом п того элемента ИЛИ первый и второй входы которого соединены соответственно с рторым и третьим старшими разр дами сунг/1Ы суммирующего блока и первым и BTOpbHvi входами третьего элемента и, которого соединен с инверстным ззходом второго элемента запрета, выходы второго и третьего элементов запрета соединены соответственно с выходами устройства, вход сдвига с.цвигающего рбгистра соединен с тактовым входом устройства .

2. Устройство ПОП.1, отличаю щ ее с   тем, что,суммирующий блок содержит первый, второй, третий четвертый и п тый сумматоры, причем перва , втора  и шеста - группы информацион 1ых входов суммирующего блока подключены соответственно к входам первого .сумматора, выходы суммы и переносов которого, соединены соответственно с первой, и второй группами . входов второго сумматора, треть  группа информационных входов которого соединена с выходами суммы третьего сумматора, перва , втора  и треть  информационные группы входов которого соединены соответственно с третьей, п той и седьмой гр шпами информационных входов су1 Мирующего блока, первый информационный вход которого соединен с пёрвьии.входами п ти старших разр дов третьего сумматора и первым входом младшево разр да четвертого сумматора, третий информационный вход суммирующего блока соединен соответственно с вторыми входами п ти старших разр дов третьего суюла-тора и вторьм входом младшего разр да четвертого сумматора , второй информационный вход суммиругацего блока соединен соответ-, ственно с первы.да входами п ти старших разр дов второго сутлматора и первьм входом младшего разр да второго сумматора перва  , втора  и треть  группы .входов четвертого сумматора соединены соответственно с выходами суммы и переносов второго сумматора и выхода ми переносов третьего суг.-матора, выходы суммы и переносов четвертого суг/матора соединены соответственно с первой и второй группами инфорШ ционных входов п того сумматора, треть  Группа входов которого соединена с четвертой группой информационных входов суммируквдего блока, выходы суммы к переносов п того сумматора соединены соответственно с выходами суммы к переносов суммирукщего блока.

Изобретение.относитс  к вычислительной технике и может быть ррименено в цифровых вычислительных машинах и приборах дл  умножени  чисел с фиксированной зап той.

Известны устройства дл  умножени , .предназначенные .дл  умножени  чисел с фиксированной зап той. В их состав вход т регистры, сумматоры и схема

управлени . В некоторых случа х дл  ускорени  вычислений примен ютс  матричные схемы деревь  сумматоров 11 1 и 2 .

5 Однако указанные устройства обладают низким быстродействием в тех случа х, когда информаци  посХУ пает на юс входы последовательниц кодом начина  со старших разр дов. Это не позвол ет эффективно использовать устройства в системах управлени  процессами в реальном масштабе времени, когда информаци  поступает на вход устройства, например, с преобразователей аналог,-код или цифровых измерительных приборов поразр дного уравновешивани .В этом случае в устройствах необходимо вре м  дл  накоплени  всех цифр операндов и общее врем  вычислени  резуль тата составл ет -tr-t t , где t - врем  накоплени  операндо tg - врем  вычислений в устройства. Да прот жении времени t нельз  фор мировать управл кщее воздействие дл  исполнительного органа системы управлени , так как информаци  о его величине отсутствует. Известно также множительное устройство , которое позвол ет совмещат процессы поразр дного ввода операндов (начина  со старших разр дов) с их обработкой. В егр состав вход т последовательно соединенные блоки суммировани , подключенные к их входам блоки умножени , блоки кодировани , блок декодировани  и элеме задержки СЗ Однако данное устройство обладае малым быстродейссгв лем. Наиболее близким техническим решением к предлагаемому  вл етс  уст ройство, содержащее регистры множимого , множител , суммы и сдвига, сумматор результата (суммирующий блок), элементы И и элементы ИЛИ, причем выходы регистров множимого, множител  и суммы подключены к вход сумматора результата, выходы которого подключены к входам регистра суммы. Входы первого и второго элементов И соединены с входами устройства , а выходы - с входами первого элемента ИЛИ, выход которого подключен к цепи пр мого кода регис сдвига. Второй элемент ИЛИ соединен с одним из входов сумматора результ та. Управл ющий вход устройства св  зан с управл ющим входом регистра суммы и с цепью сдвига регистра сдвига. Кроме того, устройство соде жйт блок- анализа разр дов, KOTOptffi может быть построен на основе двух элементов запрета, третьего элемента И и тратье -о элемента ИЛИ, Выход Третьего элемента И св зан с инверс ным входом первого элемента запрета а выход третьего элемента ИЛИ св за с пр мым входом эло 1ента запрета. Выходы первого и второго элемента запрета подключены к выходам устрой ства С4 . Недостатком известного устройства  вл етс  невысокое быстродействи вследствие большого времени вычислений в каждом цикле. Врем  цикла в устройстве составл ет t -fc - + , где i- ( j : 1,2,3)врем  выполнени  j-ro такта. Здесь t и tj равны времени суммировани  в (п+2)-разр дном сумматоре или t, . Брем , необходимое дл  выполнени  третьего такта, равно времени сдвига на один разр д, tj -t сдБ Тогда в общем случае врем , необходимое дл  выполнени  цикла вычислений в устройстве составл ет t сдв Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем. что в устройство дл  умножени  в избыточной двоичной системе,содержащее сдвигающий регистр,первый,второй и третий элементы И,первый второй, третий, четвертый и п тый элементы ИЛИ, сумг.ирующий блок, а также регистр множимого, регистр множител  и регистр суммы, информационные выходы которых подключены соответственно к первой,второй и третьей группам информационных входов суммирующего блока, перва  группа информационных выходов которого соединена соответственн9 с информационными входами регистра суммы, тактовый вход которого соединен с тактовым входом устройства и входом сдвига сдвигакадего регистра, вход выдачи пр мого кода которого соединен с выходом первого элемента ИЛИ, первый и второй входы которого подключены соот етственно к выходам первого и второго элементов И, первые входы которых соединены соответственно с первыми входами множител  и множимого, введены второй регистр множител , второй регистр множимого, первый, второй и третий элементы запрета, второй, третий, чегвертый и п тый элементы ИЛИ и регистр переносов, информационные выходы которого подключены соответственно к четвертой группе информационных входов суммирующего блока, выходы переносов которого соединены соответственно с информационными входами регистра переносов, вход сдвига которого соединен с управл ющим входом приема кода регистра суммы и с тактовым входом устройства, первый вход множимого которого соединен с входом приема кода первого регистра множимого, входом выдачи пр мого кода первого регистра множител ,входом выдачи обратного кода второго регистра множител , с первым входом четвертого элемента ИЛИ, второй вход множимого устройства соединен с входом приема кода второго регистра множимого , входом выдачи обратного кода первого регистра множител , входом вьэдачи пр мого кода второго регистра множител , вторьм входом чвтвертого элемента ИЛИ, первый вход множител  соединен с входом выдачи пр мого кода первого регистра множи мого, входом выдачи обратного кода второго регистра множимого,входом приема кода первого регистра множител , первым входом третьего элемента ИЛИ, второй вход множител  соединен с вхрдом выдачи обратного кода первого регистра множимого, входом вьщачи пр мого кода второго регис тра множимого, входом приема кода второго регистра множител ,вторы входом третьего элемента ИЛИ, выход пе вого элемента ИЛИ соединен с инверс ным входом первого элемента запре .та, пр мой вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен, с выходом третьего элемента ИЛИ и первы информационным входом суммиругадего блока, второй информационный вход которого соединен с вторым входом второго элемента ИЛИ и выходом четвертого элемента ИЛИ, выход первого элемента запрета соединен с-третьим информационным входом суммирую щего блока и с входом вьщачи обратного кода сдвигающего регистра, пр мые выходы которого соединены со ответственно с информационными вход ми первых и вторых регистров множимого и множител , пр мые и обратные выходы регистра сдвига соединен соответственно с п той группой инфо мационных входов суммирующего блока йеста  группа информационных входов суммирующего блока соединена с информационными выходами второго реги тра множимого, седьма  группа инфор мационных входов суммирукхдего блока соединена с информационными выходам второго регистра множител , входы регистра суммы соединены соответственно с в ыходами суммы суммирующего блока, выход старшего разр да суммы суммирующего блока соединен с пр мым входом второго элемента запрета и инверсным входом третьего элемента запрета, пр мой вход которого соединен с выхоцом п того элемента ИЛИ, первый и второй входы которого соединены соответственно с-вторым и третьим ста шими разр дами суммы суммирующего блока и первым и вторым входами тре тьего элемента И, выход которого соединен с инверсным входом второго элемента запрета, выходы второго и третьего элементов запрета соединены соответственно с выходами устройства , вход сдвига свдигающего регистра соединен с тактовым входом устройства. Кроме того, суммирующий блок содержит первый, второй, третий, четвертый и п Тый сумматоры, причем пе ва , втора  и шеста  группы инфориационных входов суммирун цего блока -подключены соответственно к входам первого сумматора, выходы суммы и переносов которого соединены соответственно с первой и второй группами входов второго сумматора, треть  группа информационных входов которого соединена с выходами суммы третьего сумматора, перва , втора  и треть  информационные группы входов которого соединены соответственно с третьей, п той и седьмой группами информационных -кодов суммирукщего блока, первый информационный вход которого соединен с первыми входами п ти старших разр дов третьего сумматора и первым входом младшего разр да четвертого сумматора , третий..информационный вход суммирующего блока соединен соответственно с вторыми входами п ти старших разр дов третьего сумматора и вторым входом младшего разр да четвертого сумматора, второй информационный вход сутда/тирувицего блока соединен соОтветственно с первыми входами п ти . Ьтарших разр дов второго сумма тора и первым входом младшего разр да второго сумматора, перва , втора  и тпеть  группы входов четвертого сумматора соединены соответственно с выходами.суммы,и переносов второго cjMMaTopa и выходами переносов третьего сумматора, выходы суммы и переносов четвертого сумматора ооеди- кены соответственно с первой и .второй группами информационных входов п того сумматора, треть  группа входов которого соединена с четвертой группой информационных входов суммирующего блока,, выходы суммы и переносов п того ciMMaTopa соединены соответственно с выходами суммы и переносов суг-мирующего блока. На фиг.1 изображена структурна  устройства дл  умножени  в избыточной двоичной системе;на фиг.2структурна  схема суммирующего блока. Вход1 устройства подключен к цеп м приема кода первого регистра 2 множимого, ВБдачи пр мого кода первого регистра 3 множител  и выдачи обратного кода второго регистра 4 множител . Вход 5 соединен с цеп ми приема кода второго регистра б множимого, вьщачи обратного рда первого регистра 3 множител  выдачи пр мого кода второго реистра 4 множител . Вход 7 св зан цеп ми приема кода первого реистра 3 множител , вьщачи обратного кода второго регистра 6 мноимого и вьщачи пр мого кода первоо регистра 2 множимого..Вход 8 подлючен к цеп м приема кода второго егис.тра 4 множител , вьщачи обратного , кода первого регистра 2 множимого и выдачи пр мого кода второго регист ра б множимого. Перва  группавыходов сдвигающего регистра 9 подключена к входам регистров 2, 6, 3 и 4 выходы которых, а также втора  группа выходов сдвигающего регистра 9 св заны с входами 10-14 суммирукадего блока 15. Выходы 16 суммирующего блока 15 подключены к- входам регистра 17 переносов, выходы которого подключены к входам 18 суммирукадего блока 15, выходы 19 которого соедине ны с входами регистра 20 :сумы. При этом к входам двух старших разр дов регистра 20 подключены выход 3-го разр да, и далее к входу каддого i-r разр да регистра 20 подключен выход (4,+1)-го разр да суммирукщего блока 15. Выходы регистра 20 соединены с входами 21 суммирующего блока 15, вход 22 которого соединен с выходок элемента ИЛИ входом элемента , второй вход которого св зан с вьаходом элемента ИЛИ- 25 и с входо 26 суммирующего блока 15 вход 27 ко торого подключен к выходу эле1-1ента запрета 28 -и к цепи вьщачи обратного кода сдвигающего регистра 9. Пр мой вход элемента запрета 28 св зан с выходом элемента ИЛИ 24, а инверсны с цепью ВЕщачи пр мого кода сдвигаю |щего регистра 9 и с выходом элекаент ИЛИ 29, входы которого подключены к рыходам Элементов И 30 и 31. Вход 1 устройства подключен к входа элемй&та И 30 и.элемента ИЛИ 23, Вход 5.св зан с входами элементо« И 31 и ИЛИ 23 7 соединен с входа элементов И 30 и ИЛИ 25, Вход 8 соединен с входами элементов И 31 и ИЛИ 25. Первый (старший) разр д груп пы выходов 19 суммирукадего блока 15 подключен-.к пр мому входу элемента запрета 32 и к инверсному входу элемента запрета 33. Второй и третий выходы группы 19 св заны с входаг4И элементов И 34 и ИЛИ 35, Выход элемента И 34 подключен к инверсному входу элемента запрета 32, выход которого соединен с выходом 36 устройства . Выход элемента ИЛИ 35 св зан с пр мьм входом элемента запрета 33, выход которого подключен к выходу 37 устройства. Управл ющий вход 38 св зан с цепью сдвига сдвигающего регистра 9 и с цеп ми приёма кода регистра 17 переносов и регистра ЙО суммы. Регистры 2, 3, 4 и 6-/ содержат ( --5- +1) разр дов, где .п - разр дность операндо.в, регистр 20 суммы содержит ( у +5) разр дов, а регистр 17 переносов содержит (- -1) разр дов.. . Суммирующий блок 15 (фиг.2) содержит сумматоры 39-43. Сумматоры 39-42 построены по схеме сумматоров без распространени  переноса. Каждый разр д этих сумматоров представл ет собой двоичный сумматор, имеющий три входа и два выхода - суммы и переноса . Су № аторы jy-42 имеют, таким образом, две группы выходов - выходы суьшы и выходы переносов/ С гмь1атор 43 построен аналогично за исключением того, что в п ти его старших разр дах происходит .распространение переноса. Сумматор 39 содержит ( +1) разр дов, сумматоры 40-43 содарж&т (-J +6) разр дов, К входам су-рматора 39 подключены группы входов 10-12 К первой группе сугсштсра 40 подключены входы 21 и к дpyги J группам (гу-+1) .младших разр дов сумматора 40 подключены группы входов 13 и 14. Вторые и третьи вхо-ды п ти старших разр дов сумматора 40..подключены соответственно к .г4 26 и 27, Выходы суммы и переноса сумматора 39 и выходы суммы cyi iMaтора 40 подключены к входам cyMKiaTopa 42, Кроме того, к входам п ти старших разр дов и к одному входу младшего разр да сумматора 41 подключен вход 22, На фиг.2 это подключение показано дл  выделенных младшего и двух старших разр дов сумматора 41 Выходы н переноса суг.1матора 41 и выходы пере«оса .матора 40 подключены к входам cyvt aтора 42f к первому ивторому ьход. двух младшйх разр дов которого подкллчены входы 26 и 27,, Входы 18 г, выходы суммы и переноса сумматора 42 подключены к входам сумматора 43. Выходы cyMTviH н переноса сумь атора 43 св заны соответственно с выхода .: 19 и 16, Рег-кстрса 2, 3, 4, 6, 17 и 20 построены на основе триггеров с внутренней задержкой, например, по MS ссхеме, в которой каждый разр д содержит два триггера основной и вспомогательный. При этом в состав регистров 2, 3, 4 и 6 вход т Rs -триггеры, 5-входы которых подключены квыходам сдвигакэдего регистра 9, а R-входы к цепи сброса (не показана)е Регистры 20 к 17 суммы и переносов могут быть построены- на основэ С-тоиггеров. Устройство предназначено дл  выислени  произведени  работает в соответствик оо следуюим алго.ритмом S 1) У„., 2)дл  ,(п+3)выполнить пп.З- 31 Н.2Р..+2Л...2-%/,..:/.. -1 При - 2 2. О при ,HI- 1 при Н.-7/2-. ,. 6) Х; . + г-.х,. , ) Y, Y,..,,, где X; , Y.- - коды, содержащие только старших р р дов множимого X множител  Y; f|,X.,2,- - очередные цифры оп рандов и результат причем X,,у,, Z, 6 1, о, Как видно из приведенного ал оритма , операнды и результат предст лены в двоичной избыточней системе счислени  с цифрами {Т, 0,1. При этом положительные и отрицательные цифры чисел хран тс  в разных регистрах , а именно положительные цифры чисел Х- и Xj хран тс  соответственно в регистрах 2 и 3, а отрицательные - в регистрах б и 4 Выполнение операции, например, вычитани  двух чисел в этом случае может быть сведена к сложению на обычных сумматорах дополнительных кодов содержимых указанных четырех регистров. : 0,111, а Пусть Х - 0,1011. Тогда на регистрах указанные числа будут представлены:следуквдим образом; - 3 6,0010 1 с - п П1 n-i ,0101 0,1010 , а операци  вычитани Yf--- o,oooi -) - ( ) сведетс  к сумм рованию четырех кодов: (пр мой код положительной части X)) 11,1010 ( дополнительный код отр тельной части Х ) 11,0101 ( дополнительный код поло тельной час THY;) (пр мой код отрицательной 0,0001 1 11,0100J части YJ (дополнительный код резул тата 12 Тб При такой организации вычислите ного процесса на выходах сумматора 15 будет формироватьс  дополнитель ный код Hj . Анализ двух знаковых разр дов h и Vig и старшего разр д ма нтиссы.-, величины позвол ет судить о том, кака  цифра 0,1 или 1 должна формироватьс  в i-м разр де 2,- результата. Дл  этого достаточно в соответствии с табл.1 реализовать две функции - - Г1 при Z- 1 Н-|0 при 2,1 Из та6л.1 следует, что f-rS-bo И ,(4b Логическа  функци  f. реализована с помощью элементов И 34 .и запрета 32, а f - с помощью элементов ИЛИ 35 и запрета 33. Определение величин 2R- и Р,- Н - 2,- осуществл етс  одновременно 2R,- - путем сдвига R-, а Н - Z - путем отбрасывани  знаковых разр дов Н,- и занесени  в эти разр ды во врем  сдвига содержимого старшего разр да мантиссы Н. Например , при Hi 00,1..., Z 1 и дл  получени  R из Н. надо вычесть 1, т.е. Н. 00,1... -Z: -1 R; 11,1.,. 2Ri 11,... Этот же результат можно получить путем отбрасывани  нулей из знаковых разр дов и занесени  на их позиции цифры 1 из старшего разр да мантиссы. Указанные действи  нельз  производить при четырех и п ти комбинаци х цифр -h. , lip и -h, из табл.1, но такие комбинации при правильной реализаций описанного алгоритма не могут возникнуть. В табл.2 показан пример вычислени  всех разр дов произведени  2. соответствии с приве- денным алгоритмом дл  X 0,1011111 и Y 0,111101 Если необходимо получать не все разр ды произведени , то процесс вычислени  надо прервать на соответствующем цикле. Например, дл  получени  -h значащих цифр надо выполнить ( h+3) цикла. При этом регистры операндов X и V можно укоротить до ( - +1) разр дов при четном п или ,5) разр дов при нечетном. Така  разр дность регистров позвол ет получить погрешность, не превышающую половины единицы младшего разр да произведени . Покажем это, например, дл  четного п. Если в регистрах операндов не хран тс  () младших разр дов X и Y , то абсолютна  величина погрешности не превышает произведени  двух (гт/2-1) разр дных чисел,состо щих из одних единиц. т.e.|лU(, -2п-3 вес младшего разр да произведени . Отсюда /л| « 2. Таким образом, в результате вычислений получаем ( п+3) точных разр дов про изведени  , Дл  представлени  Н необходимо (п.З алгоритма)на п ть разр дов больше, чем дл  представлени  X и Y,. т.е. (п/2+б) разр дов, а регис 20 суммы содержит (п/2+5) разр дов, так как информаци  с выходов 19 суммирунвдего блока в регистр 20 передаетс  со сдвигом на один разр д влево. При нечетном п здесь и далее STcasaHHHe количества разр дов еледует округл ть до ближайшего большего целого числа. Суммирование кодов с выходов регистров 2, 3, 4, 6, 9, 17 и 20, а также с выходов элементов ИЛИ 23 и 25 и запрета 28 производитс  без распространени  переноса, что позвол ет существенно ускорить вычислени . Однако в этом случае усло н етс  определение 2 с помощью ана лиза старших разр дов Н , что приводит к усложнению функций f и , . Чтобы избежать этого, сумматр 43 построен с распространении переноса в п ти старших разр дах, что позвол ет производить анализ старших разр дов Н; с помощью табл.1. Вычисление произведени  в предлагаемом устройстве осуществл етс  за ()-циклов. К началу , каждого -гo цикла на входах 1 и 5 устройства присутствует очередна  цифра х,-,а на входах 7 и 8 - очеред на  цифра . При этом единица в очередном разр де сомножител  кодируетс  единичным сигналом на входах 1 и 7, минус единица - единичным сигналом на входах 5 и 8,а нуль кодируетс  отсутствием сигналов на обоих входах, представл ющих данный сомножитель. В суммлрующем блоке 15 производитс  сложение кодов, присут ствугацих на его входах. Рассмотрим,например , случай, когда к. 1, а S 1 (единичные сигналы поступают на входы 1 и 8). Тогда на входы суммирующего блока поступ т обратные коды содержимого регистров 2 4 и пр мые коды содержимого регистров б и 3. Кроме того, единицы с вы ходов элементов ИЛИ 23 и 25, поступакщие на входы 22 и 26 суммирующег блока 15, дополн т { -О- +1) -разр дн коды регистров 2 и 4 до ()-разр дных единицами в старших разр дах а также прибав т единицы в младюте разр ды дл  образовани  дополнительного кода. На входы 14 суммирующего . блока 15 поступит также обратный код сдвигающего регистра 9, а единица с выхода элемента запрета 28 дополнит этот код единичными старшими разр дами и добавит единицу в младший разр д. После окончани  суммировани  в суммирующем блоке 15 на выходах 36 и 37 присутствует значение очередного разр да результата 2, причем, если единица присутствует на выходе 37, то 1, если на выходе 36, то Z: г1, в противнем случаб .Zv 0. По единичньм сигналам с входов 1 и 8, поступающим на цепи приема кода . первого регистра 2 множимого и втр рого регистра 4 множител , во вспомогательные триггеры регистров 2 и 4 записываетс -содержимое сдвигающе- . го регистра 9, а именно единица в ч-е разр ды. Затем на вход 38 поступает управл ющий сигнал, по которому во : вспомогательные триггеры регистров 20 и 17 суммы и переносов записываютс  слова с выходов 19 и 16, суммирующего блока 15, а также производитс  подготовка сдвига сдвигающего регистра 9. После этого с входов 1, 5, 7 и 8 снимаютс  сигналы, соответствующие значени м у и у, и информаци  из вспомогательных триггеров регистров 2 и 4 переписываетс  в основные . По окончании управл ющего сигнала на входе 38 происходит прием кода на основные триггера в регистры 17 и 20 переносов и суммы, а также сдвиг содержимого сдвигающего регистра 9 на один разр д вправо. Передача кодов с выходов суммирующего блока 15 на входы регистров 17 и 20 производитс  со сдвигом. В два старших разр да регистра 20 суммы записываетс  информаци  с выхода третьего разр да выходов 19. В каждый -(-и разр д регистра 17 информаци  записываетс  соответственно с ( i+l)-x разр дов выходов 19 и 16. На этом заканчиваетс  один цикл вычислений. В результате выполнени  (п+3)-х циклов на выходах устройства последовательным кодом начина  со старших разр дов формируетс  значение произведени  2 2-3xY, где Z,-6fl, О, 1. В каждом J-M цикле { j п/2+1) регистр 9 будет находитьс  в нулевом состо нии и содержимое регистров 2, 3, 4 н б мен тьс  не будет. Врем (Необходимое дл  выполнени  одного цикла вычислений в предлагаемом устройстве, состоит из времени tp суммировани  в суммирующем Ьлоке 15 уИ. времени сдвига i.в регистре 9.

Врем  приема информации на регис ры примен ют равньм Составл юща  -t состоит из времени, необходимго дл  сложени  слов на п ти суммаггорах без распрострг нени  переноса, НТО составл ет 5 t. ( -t задержка (сигнала в одноразр дном сумматоре) , и времени, необходимого дл  распространени  переноса в п ти старцшх

разр дах сумматора 43. Это врем  при последовательной организации цепей переноса можно прин ть равным 51.

Тогда

..Ч сАв + СА Таким образом, быстродействие предлагаемого устройства в

t,2(n.Mt,n, Ч .

раз Bfcmie быстродействи  известного устройства, если в последнем используютс  С5 мматоры с последовательные переносом Например, при Н :; 48 получим р 10.

В устройстве можно также уменьшить tjj введением цепей ускоренного распространени  переноса в п ти

0 старших разр дах суьшатора 43« Причем это -.не приведет к существенному , увеличению аппаратурных затрат, как в известном устройстве, где перенос распростран етс  через /

g весь сумматор, имекщий (п+2) разр дов .

Таким образом, введение новых . элементов и конструктивньк св зей позвол ет увеличить быстродействие предлагаемого устройства

Таблица 1

Т а б л и ц а 2,

,Y.,

00,000100000

Продолжение табл. 2

13loiiii о 111101 о о

14101111 о 111101о о

15101111 о iiiioi о 1

риг.

Продолжение табл. 2

2.2 -- 3 4

2«14 l

7Р

36

ф1Аъ.г

Claims (2)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ В ИЗБЫТОЧНОЙ ДВОИЧНОЙ СИСТЕМЕ, содержащее сдвигающий регистр, первый, второй и третий элементы И, первый, второй, третий, четвертый и пятый элементы ИЛИ, суммирующий блок, а также регистр множимого, регистр множителя и регистр суммы,.информационные выходы которых подключены соответственно к первой, второй и третьей группам информационных входов суммирующего блока, первая группа информационных выходов которого соединена соответственно с информационными входами регистра суммы, тактовый вход которого соединен с тактовымивходом устройства и входом сдвига сдвигающего регистра, вход выдачи прямого кода которого соединен с выходом первого элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам первого и второго элементов И, первые входы которых соединены соответственно с первыми .входами множителя и множимого, отлича ющееся тем, что, с целью повышения быстродействия, в него введены второй регистр множителя, второй регистр множимого, первый, второй и третий элементы запрета, второй', третий·, четвертый и пятый элементы ИЛИ и регистр переносов, информационные выходы которого под*е ключены соответственно к четвертой группе информационных входов сумми рующего блока, выходы переносов которого соединены соответственно с информационными входами регистра пе реносов, вход сдвига которого соединен с управляющим входом приема кода регистра суммы и с тактовым входом устройства,· первый вход множимого которого соединен с входом приема кода первого регистра множимого, входом выдачи прямого кода первого регистра множителя, входом выдачи обратного кода второго ре >

гистра множителя, с первым входом четвертого элемента ИЛИ, второй вход множимого устройства соединен с входом приема кода второго регистра множимого, входом выдачи обратного кода первого регистра множителя, входом выдачи прямого кода второго регистра множителя, вторым входом четвертого элемента ИЛИ, первый вход множителя соединен с входом выдачи прямого кода первого регистра множимого, входом выдачи обратного кода второго регистра множимого, входом приема кода первого регистра множителя, первым входом третьего элемента ИЛИ, второй вход множителя соединен с входом выдачи обратного кода первого регистра „SU Л 059568 множимого, входом выдачи прямого кода второго регистра множимого, вХо>» дом приема кода второго регистра.множителя, вторым входом третьего элемента ИЛИ, выход первого элемента ИЛИ соединен с инверсна* входом первого элемента запрета, прямой вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом третьего элемента ИЛИ и первым-информационным входом суммирующего блока, второй · информационный вход которого соединен с вторым входом второго элемента ИЛИ и выходом четвертого элемента ИЛИ, выход первого элемента запрета соединен с третьим информационным входом суммирующего блока и с входом выдачи обратного кода сдвигающего регистра, прямые выходы которого соединены соответственно с информационными входами первых и вторых регистров множимого и множителя, прямые и обратные выходы регистра сдвига соединены соответственно с пятой группой информационных входов суммирующего блока., шестая группа информационных входов суммирующего блока соединена с информационными .выходами второго регистра множимого, седьмая группа информационных входов суммирующего блока соединена с информационными выходами второго регистра множителя, входы регистра суммы соединены соответственно с выходами суммы суммирующего блока, выход старшего разряда суммы суммирующего блока соединен ' с прямым входом второго элемента запрета и инверсным входом третьего элемента запрета, прямой' вход которого соединен с выходом пятого элемента ИЛИ, первый и второй входы которого соединены соответственно с рторым я третьим старшими разрядами суммы суммирующего блока и первым и вторым, входами третьего элемента И, выход которого соединен с инверстным входом второго элемента запрета, выходы второго и третьего элементов запрета соединены соответственно с выходами устройства, вход сдвига сдвигающего регистра соединен с тактовым входом устройства.

2. Устройство по п.1, отличаю щ ее с я тем, что,суммирующий блок содержит первый, второй, третий четвертый и пятый сумматоры, причем первая, вторая и шестая группы информационных входов суммирующего блока подключены соответственно к входам первого .сумматора, выходы суммы и переносов которого, соединены соответственно с первой, и второй группами входов второго сумматора, третья группа информационных входов которого соединена с выходами Суммы третьего сумматора, первая, вторая и третья информационные группы входов которого соединены соответственно с третьей, пятой и седьмой группами информационных входов суммирующего блока, первый информационный вход которого соединен с первыми.входами пяти старших разрядов третьего сумматора и первым входом младшего разряда четвертого сумматора, третий информационный вход суммирующего блока соединен соответственно с вторыми входами пяти старших разрядов третьего сумма-тора. и вторым входом младшего разряда четвертого сумматора, второй информационный вход суммирующего блока соединен соответ-, ственно с первыми входами пяти старших разрядов второго сумматора и первым' входом младшего разряда второго сумматора ^первая, вторая и третья группы входов четвертого сумматора соединены соответственно с выходами суммы и переносов второго сумматора и выходами переносов третьего сумматора, выходы суммы и переносов четвертого сумматора соединены соответственно с первой и второй группами информационных входов пятого сумматора, третья группа входов которого соединена с четвертой группой информационных входов суммирующего блока, выходы суммы и переносов пятого сумматора соединены соответственно с выходами суммы и переносов суммирующего блока.