SU603989A1 - Устройство дл умножени - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

1

Изобретение относитс  к области вычислительной техники и может быть использовано В цифровых вычислительных машинах, работающих В реальном масштабе времени.

Известны устройства умножени , содержащие регистры сомножителей, результата, сумматор , блок уираВоТени  и логические элементы 1. Однако с помощью этого устройства невозможен последовательный ввод разр дов сомножителей с одновременным получением разр дов результата.

Наиболее близким техническим рещением к изобретению  вл етс  устройство, содержащее регистр множимого, регистр множител , регистр результата, сумматор результата, регистр сдвига и два элемента И, причем первые выходы регистров множимого и множител  подключены соответственно к первому и второму входам сумматора результата, третий вход которого подключен к выходу регистра результата . Вход последнего подключен к выходу сумматора результата. Выход-первого элемента И подключен к первому управл ющему входу регистра множител , второй управл ющий вход которого подключен к первому входу устройства и к первому входу второго элемента И. Второй ВХОД последнего подключен к второму ВХОДУ устройства, а выход - к первым унравл ющим входам регистра множимого и сумматора результата. Второй управл юн 1ий вход регистра множимого подключен к третьему входу устройства и к первому входу первого элемента И, второй ВХОД которого подключен к чет вертому входу устройства 2.

Недостатком известного устройства  вл етс  невозможность работы устройства последовательным методом, начина  со старших разр дов .

Целью изобретени   вл етс  повышение 6i iстродействи  устройства.

Достигаетс  это тем, что в устройство введены сумматор сомножителей, блок анализа разр дов , элементы И и элементы ИЛИ, причем ВЫХОДЫ первых трех старших разр дов регистра результата подключены к соответствующим входам блока анализа разр дов, выход которого подключен к первому управл ющему входу регистра результата, второй управл ющий ВХОД которого подключен к управл ющему входу блока анализа разр дов, к п тому входу устройства и к первому входу регистра сдвига , ВЫХОД которого подключен к первому вход сумматора сомножителей, второй и третий ВХОДЫ которого подключены к вторым выходам peiiicTpOB множимого и множител , третий управл юн ий ВХОД которого подключен к выходу

первого дополнительного элемента И, к второму управл ющему входу сумматора -результата , первому входу первого и второго элем ентов ИЛИ, вторые входы которых подключены к выходу второго элемента И, выходы сумматора сомножителей подключень соответственно к входам регистров множител  и множимого , третий управл ющий вход которого подключен к выходу второго дополнительного элемента И и к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, а выход подключен к первому управл юохему входу регистра сдвига , второй управл ющий вход которого подключен к выходу второго элемента ИЛИ и к управл ющему входу сумматора сомножителей, выход первого элемента ИЛИ подключен к управл ющему входу сумматора результата, первый вход устройства подключен к первому входу четвертого элемента ИЛИ,, второй вход которого подключен к третьему входу устройства и к первому входу nepi-jro дополнительного элемента И, второй вход которого подключен к щестому входу устройства, седьмой вход которого подключен к первому входу второго дополнительного элемента И, второй вход которого подключен к первому входу устройства, выход четвертого элемента ИЛИ подключен к третьему управл ющему входу регистра результата .

На чертеже изображена схема устройства, где регистр множимого 1, регистр множнтел  2, регистр результата 3, Сумматор результата 4, сумматор сомножителей 5, блок анализа разр дов б, регистр сдвига 7, элементы И 8-11, элементы ИЛИ 12-15, входы 16-22 устройстза .

Работа устройства заключаетс  в следующем .

Claims (2)

1. В исходном состо нии в регистрах 1,2 и 3 записаны нули, а в регистре сдвига 7 единица записана в крайнем левом разр де. Будем считать , что к началу каждого i-ro цикла (i 1,2,.. ...п) на входных кодовых щинах по вл ютс  очередные i-ые разр ды множител  н множимого . начина  со старших разр дов, в регистре сдвига 7 единица находитс  в i-ом разр де. Кроме того, в каждом цикле на тактирующих входных щинах 17, 16 и 18 по вл ютс  последовательно управл ющие сигналы соответственно Т|, Тз и Тз. Множимое и множитель представл ютс  на входных щинах в избыточном коде с цифрами I,- 1 и 0. При это.м единица в очередном разр де сомножител  кодируетс  единичным сигналом на входных шинах 20 или 21, минус единица - единичным сигналом на шинах 9 и 22, а нуль кодируетс  нулевыми сигнала.ми (отсутствием сигналов) на обеих шинах, представл ющих данный сомножитель. Произведение также формируетс  в избыточном коде последовательно со старщих разр дов . Сигнал Т, по щине 16 поступает на цепи выдачи кода и приема кода регистра множимого 1, а через элемент ИЛИ 15 - на цепи приема кода регистра формировани  результата 3, а также на управл ющие входы элементов И 10 и 11. Если очередна  цифра множимого равна «1, то единичный сигнал через э.1емент 10 проходит к цеп м выдачи пр мого кода регистра множител  2. Код с регистра 2 подаетс  на сумматор формировани  результата 4, где суммируетс  с содержимым регистра 3, приче.м результат операции записываетс  в этот же регистр 3. Одновременно с этим единичный сигнал с шины 21 через эле.менты 10 и 12 поступает на цепи выдачи пр мого кода регистра сдвига 7. Этот код в сумматоре сомножителей 5 суммируетс  с кодом, записанным в регистре множимого 1, обеспечива  занесение единицы в i-ый разр д указанного регистра . Результат суммировани  запоминаетс  в регистре 1. Если же очередна  цифра множимого равна -1, то единичный сигнал с шины 22 через элемент И 11 проходит к цеп .м выдачи обратного кода регистра 2, на входы четырех старщих разр дов сумматора результатов 4, через элемент ИЛИ 14 на вход цепи, переноса младшего разр да того же сумматора дл  преобразовани  выданного с регистра множител  2 обратного кода в дополнительный , который в су.мматоре результатов 4 сум .мируетс  с кодом из регистра 3, и результат операции записываетс  в регистр 3. Кроме того, единичный сигнал с щины 22 через элементы И 11 и ИЛИ 13 поступает на цепи выдачи обратного кода регистра сдвига 7 и на вход цени переноса младшего разр да су.мматора 5 дл  преобразовани  выданного с регистра сдвига 7 обратного кода в дополнительный, который су.ммируетс  с содержимы.м регистра 1 и результат суммировани  заио.минаетс  в регистре 1. Таким образом, осуществл етс  прибавление «-1 к i-ому разр ду кода множимого . Если очередна  цифра множимого - нуль, то содержи.мое регистров 1 и 3 не будет в данном такте измен тьс . После окончани  действи  сигнала T| на тактирующей щине 16 по вл етс  управл ющий сигнал Тг, который поступает на цепи выдачи и приема кода регистра .множител  2, на управл ющие входы элементов И 9 и 8, а также через элемент ИЛИ 15 на цепи приема кода регистра 3. Если очередна  цифра множител  равна «1, единичный сигнал с щины 20 через элемент И 9 подаетс  на цепи выдачи пр мого кода регистра .множимого I, а также через элемент. ИЛИ 12 на цепи выдачи пр мого кода регистра сдвига 7. Код из регистра сдвига 7 суммируетс  в сумматоре сомножителей 5 с кодом из регистра множител  2, ириче.м результат сум.мировани  записываетс  в регистр 2, чем осуществл етс  занесение единицы в i-ый разр д регистра множител  2. Пр .мой код содержимого регистра I в сумматоре сдвига 7 сз.ммируетс  с кодом регистра 3 и результат запоминаетс  в регистре 3. Если же очередна  цифра множител  равна «-1, то единичный сигнал с щины 19 через элемент И 8 проходит на цепи выдачи обратного кода регистра 1 и на входы четырех старщих разр дов сумматора результатов 4, а также через элемент ИЛИ 14 на вход переноса младшего разр да сумматора результатов 4 дл  преобразовани  поступающего с регистра 1 обратного кода в дополнительный. Этот код суммируетс  в сумматоре результатов 4 с кодом из регистра 3 и результат суммировани  записываетс  в регистр 3. Кроме того, единичный сигнал с выхода элемента И 8 через элемент ИЛИ 13 поступает на цепи выдачи обратного кода регистра сдвига 7 и на вход цепи, переноса младшего разр да сумматора сомножителей 5 дл  преобразовани  поступающего с регистра сдвига 7 обратного кода в дополнительный , который суммируетс  в сумматоре сомножителей 5 с кодом из регистра множител  2, причем результат суммировани  запоминаетс  в регистре 2. Этим обеспечиваетс  прибавление «-1 к i-му разр ду кода множител  из регистра 2. При отсутствии единичных сигналов на обеих входных кодовых шинах множител  содержимое регистров 3 и 2 в этом такте не будет измен тьс . После окончани  действи  сигнала Та на тактирующей щиие 18 по вл етс  управл ющий сигнал Тз, который подаетс  на цепи сдвига регистров 7 и 3 и на управл ющий вход блока анализа разр дов. Код регистра 7 сдвигаетс  на один разр д вправо, а код регистра 3 - на один разр д влево, причем при наличии единичного сигнала между двум  старшими разр дами регистра 3 передача цифры при сдвиге осуществл етс  с инвертированием, а ири отсутствии единичного сигнала на этой шине - без инвертировани , Блок анализа разр дов осуществл ет формирование цифр произведени , а также формировани  сигнала коррекции. Этот блок анализирует три старших разр да регистра 3 (два знаковых разр да и первый разр д после зап той). Таким образо.м, введение элементов и новых конструктивных св зей дало возможность обрабатывать операнды в цредложенно.м устройстве, начина  со старщих разр дов, с одновременным формированием разр дов результата. Формула изобретени  ,, „ Устройство дл  умножени , содержащее регистр множимого, регистр множител , сумматор результата, регистр .резхльтата, регистр сдвига и два элемента И, причем первые вызоды регистров множимого и множител  подключены соответственно к первому и второму входам сумматора результата, третий вход которого подключен к выходу регистра результата , первый вход которого подключен к выходу сумматора результата, выход первого элемента И подключен к первому управл ющему входу регистра множител , второй управл ющий вход которого подключен к первому входу устройства и к первому входу второго элемента И, второй вход которого подключен к второму входу устройства, а выход - к первым управл ющим входа.м регистра множимого и сумматора результата, второй управл ющий вход регистра множимого подключен к третьему входу устройства и к первому входу первого элемента И, второй вход которого подключен к четвертому входу устройства, отличающеес  те.м, что, с целью повыщени  быстродействи  устройства, в него введены сумматор сомножителей, блок анализа разр дов, элементы И и элементы ИЛИ, причем выходы первых трех старших разр дов регистра результата подключены к соответствующи.м входам блока анализа разр дов, выход которого подключен к первому управл ющему входу регистра результата , второй управл ющий вход которого подключен к управл ющему входу блока анализа разр дов, к п тому входу устройства и к первому входу регистра сдвига, выход которого подключен к первому входу сумматора сомножителей, второй и третий входы которого подключены к вторым выходам регистров множимого и множител , третий управл ющий вход которого подключен к выходу первого дополнительного элемента И, к второму управл ющему входу сумматора результата, первому входу первого и второго элементов ИЛИ, вторые входы которых подключены к вы.чоду второго элемента И, выходы сумматора со.множителей подключены соответственно к входам регистров множител  и .множимого, третий управл ющий вход которого подключен к выходу второго дополнительного элемента И и к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу первого э.пс .мента И, а выход подключен к первому управл юц-1е . входу регистра сдвига, второй упр и вход которого подключен к выходу ВТО рого элемента ИЛИ и к упраБл юц.1ему входу сумматора сомножителей, выход первого элемента ИЛИ подключен к управл ющему входу сум.матора результата, первый вход устройства подключен к первому входу четвертого э.те .мента 1ЛИ, второй вход которого подключен к третьему входу устройства и к перво.му входу первого дополнительного элемента И, второй вход которого подключен к шестому входу устройства , седьмой вход которого подключен к перво.му входу второго дополнительного элемента И, второй вход которого подключен к первому входу устройства, выход четвертого элемента-ИЛИ подключен к третьему управл юще.му входу регистра результата. Источники информации, прин тые во внимание при экспертизе: 1.Патент США Ле 3192366, кл. 235-Л64 , 1970.
2. 2.Авторское свидетельство СССР № 451079, кл. О 06 F 7/39, 1973.