SU805307A1 - Множительно-сдвиговое устройство - Google Patents

Description

(54) МНОЖИТЕЛЬНО-СДВИГОВОЕ, УСТРОЙСТВО

Изобретение предназначено дл  ислользовани  в вычислительной технике , в частности дл  выполнени  операций умножени  и сдвига в цифроввлх вычис лительных машинах (ЦВМ) и устройствах автоматики.

В насто щее врем  в перспективных разработках наход т применение последовательно-параллельные ЦВМ, имеющие компромиссное решение между малогабаритными со средним быстродействием ЦВМ последовательного типа и быстродействующими, но со значительными затратами ЦВМ параллельного типа.

Известно устройство, которое относитс  к числу устройств умножени  последовательно-11араллельного типа с параллельной обработкой п разр дов множимого и т. разр дов множител  и содержит генератор кратнЕлх множимых, регистр множител , коммутатор частны . произведений и последовательнопараллельную схему суммировани  с элементами задержки. Это устройство обеспечивает быстродействие выполнени  операций умножени ,, достаточное дл  последовательно-параллельных машин с параллельной обработкой пгразр дных групп операндов 1.

Недостаток устройства - невозможность выполнени  операций сдвига кодов .

Наиболее близким к предлагаемому техническому решению  вл етс  устройство , содержащее сумматор, регистр множител , генератор произведений и преобразователь константы сдвига в

параллельный однопозиционный код, вход которого соединён с выходом адресной части регистра команд основного арифметического устройства (т.е. с шиной двоичной константы сдвига), а выход - со входом генератора произведений . В этом устройстве все младшие разр ды константы сдвига, кроме старшего знакового и разр дов, определ к дих вид сдвига (арифметический или логический), подаютс  на

вход преобразовател  двоичной константы сдвига, преобразующего двоичный код константы сдвига в параллельный однопозиционный код. Таким обра-зом , на выходе преобразовател  выдаетс  код в виде нулей с единицей в К-ом разр де при сдвиге влево или единицей в 15-К-ом разр де при сдви .ге вправо, который подаетс  в качестве множимого на вход последовательно-параллельного множительного устройства , которое реализует операцию сдвига аналогично операции умножени  полноразр дного множимого, так как выход преобразовател  константы сдви га подключен к соответствующему вход генератора произведений, т.е. конста та сдвига  вл етс  полноразр дным мн жимым, а сдвигаемое число в этом слу чае следует по каналам множител  2 Недостатком этого устройства  вл ютс  значительные аппаратурные затраты , св занные с невозможностью группировки разр дов параллельнбго однопозиционного кода преобразованной константы сдвига дл  их дальнейшей последовательной обработки в схе ме дл  умножени  группами по п разр дов (где п 2,3,4... 2- числа натурального р да от 2 до Е , а В - полна  разр дность константы сдвига, т.е. множимого). Цель изобретени  - сокращение апп ратурных затрат, св занных с проведе нием операций сдвига и умножени , а также обеспечение простоты и универсальности оборудовани . Указанна  цель достигаетс  тем, что множительно-сдвиговое устройство , содержащее преобразователь двоич ного кода константы сдвига в однопозиционный код, блок последовательнопараллельного умножени , выход которого  вл етс  выходом устройства, содержит коммутатор множимого и счет чик тактов, при этом Лерва  группа входов коммутатора множимого соединена с группой выходов преобразовате л  двоичного кода константы, сдвига в сэднопозиционный код, а втора  - с шиной множимого,перва  группа входов преобразовател  константы сдвига в одн позиционный код соединена с группой выходов счетчика тактов, соединенног своими входами с шиной старших разр дов двои 1ного кода константы сдвига в однопозиционный код и тактовой шиной устройства, втора  группа входов преобразовател  двоичного кода константы сдвига в однопозиционный код соединена с шиной младших и стар шего разр дов кода константь сдвига, группа входов множител  блока последовательно-параллельного умножени  соединена с шиной множител  устройства , а группа входов множимого - с группой выходов коммутатора множимого . При этом дл  достижени  поставленной цели преобразователь двоичног кода константы сдвига в однопозицион ный код содержит первый и второй дешифраторы , первую и группы элементов И, группу элементов ИЛИ, выход которых  вл ютс  группой выходов пре образовател , а входы каждого элемен та ИЛИ соединены с выходами соответствуквдих ему элементов И первой и второй групп, первьае входы элементов И первой и второй групп соединены соответственно с выходами первого и второго дешифраторов, вторые - с шиной инверсного и пр мого значений старшего.разр да кода константы сдвига , третьи входы соединены с первой группой входов преобразовател , а входы дешифраторов и шины пр мого и инверсного значений старшего разр да кода константы сдвига соединены со второй группой входов преобразовател 1. На чертеже схематически представлено устройство. Оно содержит блок 1 последовательно-параллельного умножени  с параллельной обработкой п-разр дных групп множимого и (п-разр дных групп множител , счетчик 2 тактов, преобразующий старшую часть двоичного кода константы сдвига с (1+2og2,n )-ого по Р-ый разр ды в последовательный однопозиционый код/ генератор 3 кратных множимого , формирующий из последовательно-параллельного кода множимого-М р д чисел типа также последовательно-параллельно группа за группой по п разр дов в каждой, где К - числа натурального р да от 1 до () , т - разр дность параллельно обрабатываемой группы мнохсител , параллельный q-разр дный регистр 4 множител , хран щий множитель или число, подлежащее сдвигу при умножении и сдвигу в течение всего времени выполнени  операции, q-разр дную входную шину 5, обеспечивав дую прием кода множител  в регистр 4 при умножении или сдвигаемого числа при сдвиге; KOMMyfaTOp 6 частичных произведений, формирующий -3. частичных произведений.в последовательнопараллельном виде каждое; схему 7 суммировани  частичных произведений,, обеспечивающую суммирование частичных произведений, каждое со своим весом в последовательно-параллельном виде и формирующую на своих выходах результат операции умножени  или сдвига; п-разр дйый двухвходовой коммутатор 8 множимого, обеспечивающий кол утацию МНОЖИМОГО или преобразованной константы сдвига при операци х умножени  или сдвига соответственно на входах гевератора 3 кратных множимого; входную щину 9 двоичиой константы сдай-га , обеспечиваесэдую параллельный прием в устройство и инверсных значений Р-разр дного кода двоичной константы сдвига , первый дешифратор 10, преобразующий младшую часть пр мого кода шииы 9 с первого по разр ды в одиопозиционный параллельный код; второй д ифратор 11, преоб-. раэуквдий младшую часть обратного кода шины 9 с первого по log/j, п-ый разр ды Е однопоэициониый параллельный код; группу 12 элементов И, группу 13 элементов И, группу 14 элементов ИЛИ, состо щие из п элементов кажда , формирующие на п вьгходах элементов ИЛ константу сдвига, следующую последовательно группа за группой по п разр дов в каждой группе; тактовую шину 15, обеспечивающую прием тактирующих кодов устройства; входную шину 16 множимого, обеспечивающую прием кода множимого при операции умножени ; выход 17 устройства представл ю щий шину г по которой выдаетс  код пр изведени ; преобразователь двоичного кода константы сдвига в однопозиционный код. Принцип действи  устройства состоит в том, что операци  сдвига представл ет собой умножение сдвигае мого числа на число величиной , где К - число разр дов, на которое необходимо сдвинуть код. При сдвиге влево К имеет положительный знак, а при сдвиге вправо - отрицательйый что определ етс  состо нием старшего разр да Р двоичной константы сдвига Таким образом, дл  выполнени  сдвига путем умножени  ка константу требуетс  преобразование последней в однопозиционный код при сдвиге влево и 2 при сдвиге вправо , т.е. &-разр дный код с нул ми во всех разр дах кроме К-го при сдви ге влево или {2-к)-ого при сдвиге вправо, где 2 - полна  разр дность множимого, К - величина сдвига. При параллельной передаче п разр дов в одном такте передаютс  сразу п разр дов , и необходимо определить две величины - номер разр да, равного единице, внутри группы и номер группы , внутри которой находитс  этот разр д. Дл  определени  номера разр да внутри п -разр дной группы необходим и достаточно определить младших разр дов двоичного кода константы , рричем эта функци  реализуетс  дешифрацией бодд п-разр дного двоичного кода. Дл  этого и введены в устройство первый и второй дешифраторы 10 и 11 соответственно. Номер группы, старшей по весу, определ етс  с помощью )старших разр дов двоичной константы. Номер группы представл ет собой временной такт, соответствующий моменту прохождени  через логические элементы 12,13..,14 той п-разр дной группы, в которо имеетс  разр д, равнйй единице. Это не что иное как. последовательный код разр дностью с нул ми во всех разр дах кроме одно го, соответствук цего номеру группы, один из разр дов, равный единице, т.е. константа сдвига с раз р дностью . Разр дность двоичного кода такой константы определитс как 2од(1), eog, - , где ( Р-1 )-разр дность исходной двоичной константы сдвига беу старшего разр да Р, управл ющего направлением сдвига вправо или влево, а од. о - группа разр дов исходной двоичной константы, используема  в дешифраторах 10 и 11 дл  определени  номера разр да,равного единице, внутри п-разр дной группы. Из вида однопозиционной константы сдвига, разбитой на - групп в соответствии с нумерацией этих групп г ё 0,1,...,( - - 1 )j и разр дов о, 1, . . . , (6 -1) , следует , что номер п-разр дной группы, в которой должен располагатьс  разр д, равный единице , определ етс  целой частью соотнс иений I- I IK |- дл  сдвига влево, j| |В-к|- дл  сдвига вправо, т.е.. определение номера этой группы сводитс  к преобразованию двокчного кода в последовательный однопозиционный вида дл  сдвига влево и дл  сдвига вправо. Дл  такого преобразовани  необходима и достаточна старша - часть двоичного кода константы сдвига, от ()-го по (Р-1) разр д. При этом учет Р-го разр да и его инверсии определ ет выбор 2 или 2 , т.е. направление сдвига. В соответствии с описанным выше принципом, счётчиХ 2 тактов формирует среди последовательности выдаваемых им нулей сигнал, равный единице , в момент времени, соответствую1ДИЙ- прохождению через п логических , элементов ИЛИ очередной параллельной группы разр дов константы, среди которых должен быть разр д, равный единице. Выбор разр да, равного единице, внутри п-разр дной группы определ етс  состо нием, равным единице, одного из выходов первого дешифратора 10 дл  первой группы 12 элементов И и второго дешифратора 11 дл  второй группы 13 элементов И. Выбор второй или первой группы элементов И, т.е. направление сдвига вправо или влево, определ етс  состо нием старшего разр да Р и его инверсии Р на входах элементов И 13 и 12. Таким образом, в результате преобразовани  с выходов группы 14 элементов ИЛИ снимаетс  последовательнопараллельный код константы сдвига Труппами по п разр эдов в каждом такте. Дл  дальнейшего выполнени  операции сдвига необходимо в схеме 1 дл  умножени  перемножить сдвигаемое чиспо на константу сдвига, дл  этого . указанные числа обрабатываютс  как полноправные, сомножители. . Число, подлежащее сдвигу, так .же как и множитель, поступает по входной шине 5 множител  в регистр 4 мно жител  параллельно и остаетс  в нем до конца операции. Последовательно-параллельна  константа сдвига поступает с выходов ,группы 14 логических элементов ИЛИ через коммутатор 8 множимого, открытый при выполнении операции сдвига дл  константы сдвига, на входы генератора 3 кратных множимого. Генератор 3 кратных множимого формирует по ный р д чисел, крат.ных исходной унитарной константе сдвига с кратностью от О до 2 - 1 - и представленных последовательно-параллельным кодом, где m - разр дность группы множител  Кратные множимому т.е. константе сдв га, последовательно-параллельные чис ла побтупают на вход коммутатора 6 частичных произведений, который пропускает на каждую п-разр дную группу своих выходов число, кратность которого определ етс  соответствующей группой разр дов множител , т.е. сдвигаемого числа, таким образом, на Группах выходов коммутатора 6 частич ных произведений одновременно формируютс  последовательно-параллельные коды частичных произведений множимого насоответствующие группы разр дов множител . Блок 7 суммировани  производит сложение частичных произведений с учетом их весов, определ емых весом соответствующих групп множител . С выходов блока 7 суммировани  полное произведение,  вл ющеес  сдви нутым исходным числом, последователь HQ-параллельным кодом поступает на выходную п-разр дную шину 17 результата . Дл  , разр дность двоичного кода константы Р знаковый а 4 + 1 5-(1) Значение двоичного кода константы знаковый старшие младшие О 01 11 (2) сдвиг11 (3) вправо

Математическое значение преобразованной константы дл  сдвига влево ,;

№ разр. , - - . 15 14 13 12 .11 10 9 8 7 б 5 4 3 2 10 (4) : значение

00000000100000. 00 дл  сдвига вправо № разр.

15 34 13 12 -11iO 9 8 7 6 5 4 3 2 1 О

значение 0000 001 000000 Р 00 (5)

На входы, дешифратора 10 поступает пр мой код fog-n og 4 2

т.е. исходной математической константе сдвига вправо - 0000 0010 0000 0000.

Дл  исходных данных q а 8, К 3, m п 2 код сдвигаемого числа - 00001001, значение константы сдвига определ етс  как 000001000.

Аналогично вышеприведенному в последовательно-параллельном виде: млсгдших разр дов, т.е. код 11/ на входы дешифратора 11 поступают инверсные значени , т.е. код 00. Таким образом, в течение всего преобразовани  на 4-м выходе дешифратора 10 и 1-ом выходе дешифратора 11 будет логическа  единица, на остальных - нули . В преобразователь 2 поступает комбинаци  разр дов двоичного кода константы от () (l+eog.ji) 3 до Р 5, т.е. код 0.01 дл  сдвига влево, а 1.01 дл  сдвига вправо ; к Ж.1 g. , что соответствует присутствию логической единицы во втором и третьем тактах дл  сдвига влево и вправо соответственно. В результате по первой группе элементов И подготовлен выход четвертого элемента ИЛИ группы 14, а по второй - выход третьего элемента ИЛИ группы 14. . При сдвиге влево состо ние разр да -Р кода константы сдвига определ ет выбор первой группы элементов И, а логическа  единица на выходе счетчика 2 возбуждает выход четвертого элемента ИЛИ группы 14 только во втором такте, что соответствует последовательно-параллельной информации на выходах элементов ИЛИ 14 вида: № такта т.е. исходной математической константе дл  сдвига влево - 0000 0000 1000 0000. При сдвиге вправо . . № сборки № такта

Номер такта

I И 1М IV

О На выходе генератора 3 кратных множимых формируютс  числа К- Н дл  m 2 Ш 00001000 2М 000100000 ЗМ 00011000 в последовательно-параллельном виде 1М 0000. 0100 0010 0000 0010 0100 На млсщшую группу выходов коммутато ра 6 частичных произведений поступа в соответствии с младшей группой мн жител , равной 01, число, равное М, -на вторую - в соответствии со второ группой множител , равпой 10, число 2м. На третью и четвертую группы вы ходов поступают нулевые коды, так как соответствующие группы множител равны 00. При сложении этих частичных произведений , с учетом веса соответств щих групп множител  следующим образомг М00001000 00010000 ом 00000000 ом 00000000 00000001001000 сдвинутое число на выходах схемы суммировани  получаетс  результат операции сдвига. В последовательно-параллельном виде 00010000 01000000 8 тактов В схеме суммировани  эти частичные произведени  также обрабатывают с  последовательно-параллельно груп пами по п разр дов, где п 2 за один такт. В результате такой последователь но-параллельной обработки константы сдвига и исходного числа быстродействие выполнени  операции сдвига во росло в раз по сравнению с известным устройством. Таким образом выполнение операции сдвига требует мёньпшх аппаратурных затрат, чем s известном устройстве, что достигает А- счет последовательно-параллельно

Claims (2)

1. обработки константы сдвига и исходного числа и введени  коммутатора множимого. Формула изобретени  1.Множительно-сдвиговое устройство , содержащее преобразователь двоичного кода константы сдвига в одно- позиционныйкод, блок последовательно-параллельного умножени , выход которого  вл етс  выходом устройства, отличающеес  тем, что, с целью сокращени  аппаратурных затрат , в него введены коммутатор множимого и счетчик тактов, при этом перва  группа входов коммутатора множимого соединена с группой выходов преоб разовател  двоичного кода константы сдвига в однопозиционный код, а втора  - с шиной множимого, перва  группа входов преобразовател  двоичного кода константы сдвига в однопозиционный код соединена с группой выходов счетчика тактов, соединенного своими входами с шиной старших разр дов двоичного кода константы сдвига в однопозиционный код и тактовой шиной устройства, втора  группа входов преобразовател  двоичного кода константы сдвига в однопозиционный код соединена с шиной младших и старшего разр дов кода константы сдвига, группа входов множител  блока последовательно-параллельного умножени  соединена с шиной множител  устройства, а группа входов множимого - с группой выходов коммутатора множимого.
2. 2.Устройство по п, 1, отличающеес  тем, что преобразователь двоичного кода константы сдвига в однопозиционный код содержит первый и второй дешифраторы, первую и вторую группы элементов И, группу элементов ИЛИ, выходы которых  вл ютс  группой выходов преобразовател , а входы каждого элемента ИЛИ соединены с выходами соответствующих ему элементов и первой и второй групп, первые входы элементов И первой и второй групп соединены соответственно с выходами первого и второго дешифраторов , вторые - с шинами инверсного и пр мого значений старшего разр да кода константы сдвига, третьи входаа соединены с первой группой входов преобразовател , а входы дешифраторов и шины пр мого и инверсного значений старшего разр да кода константы сдвига соединены со второй группой входов преобразовател . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР 583433, кл. G 06 F 7/39, 1974. 2 Авторское свидетельство СССР )| 271116, кл. G Об F 7/52, 1967.