RU1784973C - Устройство дл умножени двоичных чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и,может быть использовано в арифметических устройствах ЭВМ. Целью изобретени   вл етс  повышение быстродействи  устройства. Новым в устройстве, содержащем регистр множимого, сдвиговый регистр множител , три группы элементов И и накапливающий сумматор,  вл етс  введение блока формировани  пар двоичных разр дов утроенного значени  множител , дополнительного нулевого разр да в регистре множител , п/2 дешифраторов состо ний пар двоичных разр дов множимого , что позволило реализовать умножение в пр мых кодах на два разр да множител  одновременно и исключить три знаковых разр да накапливающего сумматора. Это приводит к сокращению времени распространени  переносов. 3 ил.

Description

сл

с

Изобретение относитс  к вычислитель ной технике и может быть использовано в арифметических устройствах ЭВМ. ,

Известны последовательно-параллельные устройства дл  умножени  двоичных чисел, в которых умножение множимого осуществл етс  сразу на два разр да множител , а кратные множимого формируютс  по част м 1.

Недостатком устройства  вл етс  низкое быстродействие, св занное с-тем, что, множимое подаетс  на умножение не всеми разр дами параллельно, а по k разр дов одновременно.

Известны последовательно-параллельные устройства дл  умножени  двоичных чисел, б которых умножение множимого производитс  сразу на два разр да множител , при этом в случае наличи  комбинации

11 в анализируемой паре разр дов множител  производитс  вычитание множимого и выработка переноса в следующую пару разр дов , i.e. комбинаци  11 преобразуетс  в комбинацию 101 {2.

По технической сущности наиболее близким к предложенному  вл етс  устройство , которое содержит n-разр дный регистр множимого, (п+3)-разр дный сдвиговый накапливающий сумматор, п- разр дный сдвиговый регистр множител , три группы вентилей, блок расшифровки состо ний пар двоичных разр дов множител  и управлени  умножением, выходы двоичных разр дов регистра множимого соединены со входами вентилей, выходы вентилей, относ щихс  к 1-му разр ду, под ключейы ко входам 1-го разр да накапливающего сумматора, выходы двух младших

XI

СО

ю VI

00

разр дов регистра множител  соединены со входами блока расшифровки состо ний пар двоичных разр дов множител  и управлени  умножением. Перва  группа вентилей передает на сумматор пр мой код множимого, втора  группа вентилей - код удвсй51 н15ГсГ значени  множимого, треть  группа - обратный код множимого.

Недобтй тУ(Змгэто р устройства  вл етс  пониженное быстродействие, особенно при п (18-24), из-за наличи  в накапливающем сумматоре трех дополнительных старших разр дов, необходимых дл  обработки мно- жимого, представленного в модифицированном двоичном коде.

Целью изобретени   вл етс  повышение быстродействие устройства

Поставленна  цель достигаетс  тем, что в устрЬйство умножени  двоичных чисел, содержащее n-разр дный регистр множимого (n-разр дность сомножителей), сдвиговый регистр множител , три группы по п элементов И и n-разр дный /трехвходовой накапливающий сумматор, причем выходы i-x элементов И первой, второй и третьей групп соединены соответственно о первым, вторым и третьим входами i-ro разр да п- разр&дного трехвходового накапливающего сумматора (I 1,2, .., п), дополнительно введены блок формировани  пар двоичных разр дов утроенного значени  множител  и п/2 дешифраторов состо ний пар двоичных разр дов множимого, а сдвиговый регистр множител  имеет разр дность с нулевого по n-й разр ды, причем выход нулевого разр да сдвигового регистра множител  соединен с первыми входами нечетных элементов И второй группы и первым входом блока формировани  пар двоичных разр дов утроенного значени  множител , второй вход которого сое- динен с первыми входами четных элементов И второй группы и нечетных элементов И первой группы и выходом первого разр да сдвигового регистра множител , выход второго разр да которого соединен с первыми входами четных элементов И первой группы и третьим входом блока формировани  пар двоичных разр дов утроенного значени  множител , первый и второй выходы которого соединены с первыми входами соответственно нечетных и четных элементов И третьей группы, выходы j-ro и (jM)-ro разр дов n-рэзр днсго регистра множимого соединены соответственно с первым и вторым входами m-ro дешифратора состо ний пар двоичных разр дов множимого 0 1- 3, §п-1, m 1, 2 п/2),

первый, второй и третий выходы которого соединены соответственно со вторыми входами j-ro и k-ro элементов И первой, второй и третьей групп (к 2, 4, 6,..,, п).

Дополнительно введенные дешифраторы состо ний пар двоичных разр дов множимого и блок формировани  пар двоичных разр дов утроенного значени  множител  позвол ют выполн ть умножение в пр мых кодах и исключить три знаковых разр да накапливающего сумматора, что ведет к

0 уменьшению быстродействи  устройства,

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - пример конкретной реализации блока формировани  пар двоичных разр дов утроенного значени  множи5 тел ; на фиг. 3 - пример умножени .

Устройство (фиг. 1) содержит п-разр д- ный регистр 1 множимого, сдвиговый регистр 2 множител , имеющий разр ды с нулевого по п, первую группу 3 элементов И,

0 включающую в себ  нечетные 4 и четные 5 элементы И, вторую группу 6 элементов И, включающую в себ  нечетные 7 и четные 8 элементы И, третью группу 9 элементов И, включающую в себ  нечетные 10 и четные

5 11 олемеиты 1/1, n-разр дный трехвходовой накапливающий сумматор 12, блок 13 фор- мировани  пар двоичных разр дов утроенного значени  множител , дешифраторы 14 состо ний пар двоичных разр дов множи0 мого, выход 15 нулевого разр да сдвигового регистра множител  соединен с первыми входами нечетных элементов И 7 второй группы 6 элементов И и первым входом 25 блока 13 формировани  пар двоичных рэз5 р дов утроенного значени  множител , второй вход 26 которого соединен с первыми входами четных элементов И 8 второй группы б элементов И и нечетных элементов И 4 первой группы 3 элементов

0 И м выходом 16 первого разр да сдвигового регистра множител , выход 17 второго разр да которого соединен с первыми входами четных элементов И 5 первой группы 3 элементов И и третьим входом 27 блока 13

5 формировани  пар двоичных разр дов утроенного значени  множител , первый 18 и второй 19 выходы которого соединены с первыми входами соответственно нечетных 10 и четных 11 элементов И третьей группы

0 9 элементов И, выход 20 j-ro и выход 21 (j+1)-ro разр дов n-разр дного регистра множимого соединены соответственно с первым и вторым входами m-ro дешифратора 14 состо ний пар двоичных разр дов

5 множимого 0 1. 3. 5n-1. m 1, 2. 3

п/2), первый 22, второй 23 и третий 24 выходы которого соединены соответственно со вторыми входами J-ro и k-ro элементов И первой 3, второй 6 и третьей 9 групп элементов И ( 2, 4, 6, ., п)

На фиг. 2 представлен пример конкретной реализации блока 13 формировани  пар двоичных разр дов утроенного значени  множител . Блок содержит три инвертора 48-50, триггер 28, первую логическую схему 29, включающую в себ  четыре элемента И 30-33 и элемент ИЛИ 34, вторую логическую схему 35, включающую в себ  п ть элементов И 36-40 и элемент ИЛИ 41, и третью логическую схему 42, состо щую из четырех элементов И 43-46 и элемента ИЛИ 47.

Первый вход 25 блока 13 соединен со входом инвертора 48 и первыми входами элементов И 30, 33. 38, 39, 43, 46, второй вход 26 соединен со входом инвертора 49, первыми входами элементов И 37, 44, 45 и вторыми входами элементов И 30,32,40,43, третий вход 27 подключен ко входу инвертора 50, вторым входам элементов И 37,38, 44, 46 и третьему входу элемента И 36, выход инвертора 48 соединен с первыми входами элементов И 31, 32, 36, 40, выход инвертора 49 подключен ко вторым входам элементов И 31.33. 36, 39, выход инвертора 50 соединен с третьими входами элементов И 39,40. пр мой выход триггера 28 подключен ко второму входу элемента И 45, третьим входам элементов И 30, 31, 37, 46 и четвертому входу элемента И 39, инверсный выход триггера соединен с третьими входами элементов И 32, 33, 38 и четвертым входом элемента И 40, выходу элементов И 30-33 подключены ко входам элемента ИЛИ 34, выход которого соединен с первым выходом 18 блока 13, выходы элементов И 36-40 подключены ко входам элемента ИЛИ 41. выход которого соединен со вторым выходом 19 блока 13, выходы элементов И 43-46 подключены ко входам элемента ИЛИ 47. выход которого соединен со входом установки в единицу триггера 28

Устройство дл  умножени  двоичных чисел работает следующим образом. Множимое размещаетс  в регистре 1 (фиг. 1), множитель - в регистре 2. В первом такте умножени  на выходах первого 16 и второго 17 разр дов регистра 2 формируютс  логические сигналы первого и второго двоичных разр дов множител , которые поступают на входы злементов И 4, 5, 8. а также на второй 26 и третий 27 входы блока 13, На выходе 15 нулевого разр да регистра 2 в первом такте присутствует сигнал логического нул , который подаетс  на входы элементов И 7 и на первый вход 25 блока 13. Блок 13 формирует на своих выходах 18 и 19 первые два разр да кода утроенного значени  множител .

Логические сигналы пары двоичных разр дов множимого, поступающие на входы 20 и 21 дешифратора 14, формируют сигнал логической единицы на выходе 22 дешифратора , если на входах 21 и 20 присутствует сочетание сигналов 01, или 5 формирует сигнал единицы на выходе 23, ес и на входах 21 и 20 присутствует сочетание сигналов 10, или на выходе 24, если присутствует комбинаци  11. В случае комбинации 00 не будет состо ни  логической 10 единицы ни на одном из выходов дешифратора . В зависимости от того, на каком из выходов m-го дешифратора будет присутствовать логическа  единица, на входы т-й пары разр дов накапливающего сумматора 15 12 будут передаватьс  либо пара разр дов кода множител  через элементы И 4,5, либо пара разр дов кода удвоенного значени  множител  через элементы И -7, 8, либо пара разр дов кода утроенного значени  0 множител  через элементы И 10, 11 п/2 пар разр дов, одновременно передаваемых через элементы И на входы накапливающего сумматора, сбставл ют п-разр дное частичное произведение. Сформирован- 5 ное частичное произведение суммируетс  с содержимым накапливающего сумматора , которое на первом такте равно нулю После окончани  распространени  в накапливающем сумматоре переносов, произво- 0 дитс  сдвиг содержимого накапливающего сумматора и содержимого регистра множител  на два разр да в сторону младших разр дов .

Второй и последующие такты отличают- 5 с  от первого такта тем, что на выходах 16 и 17 по вл ютс  логические сигналы последующих пар разр дов кеда множител , на выходах 18 и 19 блока 13 формируютс  последующие пары разр дов кода утроен- 0. ного значени  множител , а на входах накапливающего суШТатЪра образуютс  второе и последующие частичные произведени 

Так как код удвоенного или утроенного 5 значени  множител  может мметь дополнительную старшую (т/2 + 1)-ю пару разр дов , то количество тактов умножени  равно п/2+ 1

Блок 13 (фиг, 2) формировани  пар дво- 0 ичных разр дов утроенного значени  множител  представл ет собой параллельный двухразр дный двоичный сумматор Он формирует очередную пару двоичных разр дов кода утроенного значени  множител  5 путем суммировани  очередных пар двоичных разр дов кода множител  и кода удвоенного значени  множител  Удвоение значени  множител  осуществл етс  сдвигом кода множител  на один разр д в сторону старших разр дов (влево), следовательно , блок 13 образует сумму пары 0+1V го, j-ro разр дов кода множител  и пары -го, (-1)-го разр дов удвоенного кода множител . Таким образом, на блок 13 должны подаватьс  0+1)-й, j-й и СН)-й разр ды кода множител . Сигналы этих разр дов снимаютс  с выходов 17,16 и 15 регистра множител  2.

Младший разр д пары двоичных разр дов кода утроенного значени  множител  формируетс  логической схемой 29, котора  представл ет собой трехвходовой одноразр дный двоичный сумматор без схемы переноса в следующий разр д. Схема переноса4 перенесена в логическую схему 35, котора  формирует старший разр д. Логическа  схема 35 представл ет собой одноразр дный двоичный сумматор с внесенной в нее схемой предыдущего переноса, при этом сумматор не содержит схему переноса в следующий разр д. Логическа  схема 42 формирует перенос из старшего разр да, который запоминаетс  на триггере 28 и учитываетс  при обработке следующей пары двоичных разр дов множител .

На фиг. 3 приведен пример умножени  двух восьмиразр дных чисел в процессе формировани  первого (фиг. 3, а), второго (3, б), третьего (3, в), четвертого (3, г) и п того (3, д) частичных произведений, показано размещение кодов самого множител , удвоенного и утроенного значени  множител , кода множимого, кодов в накапливающем сумматоре перед прибавлением к нему очередного частичного произведени  и очередные частичные произведени , состо щие из 4-х пар двоичных разр дов. Младша  пара двоичных разр дов множимого содержит сочетание 01, которое возбуждает логическую единицу на выходе 22 первого дешифратора, втора  пара содержит сочетание 11, логическа  единица формируетс  на выходе 24 второго дешифратора , треть  пара - комбинацию 00 - на выходах третьего дешифратора формируютс  логические нули, четверта  пара разр дов множимого содержит сочетание 10, на выходе 23 четвертого дешифратора по вл етс  логическа  единица. Поэтому младша  пара двоичных разр дов первого частичного произведени  (фиг. 2а) будет состо ть из пары младших разр дов кода множител , поступивших с выходов 16 и 17 через элементы И 4 и 5, втора  пара двоичных разр дов частичного произведени  будет состо ть из пары двоичных разр дов кода утроенного значени  множител , поступивших с выходов 8 и 19 блока 13 через элементы И 10 и 11, треть  пара двоичных разр дов будет состо ть из нулей, четверта 

пара - из пары разр дов кода удвоенного значени  множител , поступивших с выходов 15 и 16 регистра множител  через элементы И 7 и 8. Таким же образом образуютс  остальные частичные произведени  после очередных сдвигов множител  в регистре множител .

Общее врем  умножени  в за вл емом устройстве Т3у « t3y(n/2+1), где t3y - врем ,

затрачиваемое .на один такт умножени  в за вл емом устройстве, включающее в себ  врем  формировани  частичного произведени , врем  суммировани  в накапливающем сумматоре и врем , затрачиваемое на

сдвиг. Если задержка сигналов на одном элементе И или на одном элементе ИЛИ равна т, то врем  формировани  частичного произведени  включает в себ  врем  распространени  сигналов в блоке 13 (2 г) (с

учетом того, что инверсные сигналы входов блока 13 могут быть сн ты с инверсных выходов соответствующих разр дов регистра множител ) плюс врем  т передачи сигналов через элементы И групп элементов И. В

процессе суммировани  врем  суммировани  определ етс  временем распространени  сквозного переноса через п разр дов накапливающего сумматора. Так как в сумматоре сигнал задерживаетс  на

одном элементе И и- на одном элементе ИЛИ в каждом разр де, то обща  задержка при распространении переноса составит 2п т. Затраты времени на сдвиг займут 3 т, так как триггеры могут быть представлены в

виде двух последовательно соединенных элементов И-НЕ с задержкой на каждом по т, плюс задержка г на элементе И, передающем сигналы с одного триггера на другой. В сумме врем , затрачиваемое в за вл емом устройстве на один такт, равно t3y 3 т + 2п т + 3 т 2п т + 6 г. а врем , затрачиваемое на п/2+1 тактов составл ет Тзу (2пг+6г)(п/2 + 1) n2 r+5nr+6t. Так как формирование произведени  в последнем такте умножени  заканчиваетс  прибавлением частичного произведени  и в дальнейшем сдвиг готового произведени  производить не нужно, врем  последнего сдвига (3 т) исключаетс  из Т3у . Таким

образом, врем  выполнени  операции умножени  в за вл емом устройстве Т3у п2 Г+бпг 4-Зт.

В устройстве-прототипе врем , затрачиваемое на формирование частичного пройзведени  такое же, как и в за вл емом устройстве, так как вместо блока 13 в устройстве-прототипе имеетс  блок выработки сигналов управлени  группами вентилей, содержащий четыре логических схемы ИИЛИ и триггер переноса, и задерживающий сигналы на 2 г. Затраты времени на сдвиг останутс  теми же, что и в за вл емом устройстве (3). Врем  распространени  сквозного переноса в накапливающем сумматоре в устройстве-прототипе больше по сравнению с временем в трех старших знаковых разр дах сумматора без учета последнего переноса, который отбрасываетс , т.е. на 5 т. Количество тактов умножени  остаетс  тем же. Длительность такта умножени  в устройстве-прототипе равна tyn 3 т + +2п т +5 т +3г 2пт+11г, а врем  выполнени  (п/2+1) тактов - ТугГ - n T+. +7,5п т + 11 г. В последнем такте сдвиг готового произведени  не производитс . Таким образом, врем  выполнени  операции умножени  в устройстве-прототипе ТУп ггг+7,5пг +8 т.

Сравнительные данные по затратам времени на умножение в зависимости от величины n дл  за вл емого устройства и устройства-прототипа приведены в таблице .

Из данных таблицы видно, что врем  выполнени  операции умножени  в за вл емом устройстве в 1,04-1,23 раза меньше, чем в устройстве-прототипе.-Формула изобретени  Устройство дл  умножени  двоичных чисел, содержащее n-разр дный регистр множимого (п - разр дность сомножителей ), сдвиговый регистр множител , три группы по n элементов И и п-разр дный трехвходовой накапливающий сумматор,

причем выходы 1-х элементов И первой, второй и третьей групп соединены соответственно с первым, вторым и третьим входами 1-го разр да п-разр дного трехвходового

накапливающего сумматора (1 1, .... г), отличающеес  тем, что. с целью повышени  быстродействи , 3 сдвиговый регистр множител  имеет разр дность с нулевого по n разр ды, причем выход нулевого разр да сдвиговог-о регистра множител  соединен с первыми входами нечетных элементов И второй группы и первым входом блока формировани  пар двоичных разр дов утроенного значени 

множител , второй вход которого соединен с первыми входами четных элементов И второй группы и нечетных элементов И

первой группы и выходом первого разр да сдвигового регистра множител , выход второго разр да которого соединен с первыми входами четных элементов И первой группы и третьим входом блока формировани  пар двоичных разр дов утроенного значени  множител , первый и второй выходы которого соединены с первыми входами соответственно нечетных и четных элементов И третьей группы, выходы j-ro и (j+1)-ro разр дов n-разр дного регистра множимого соединены соответственно с первым и вторым

входами пт-го дешифратора состо ний пар двоичных разр дов множимого Q 1, 3. 5.

..., n-1, m 1. 2п/2) первый, второй и

третий выходы которого соединены соответственно с вторыми входами J-ro и k-ro

элементов И первой, второй и третьей групп (k - 2, 4, 6n).

Фиг. i.

Фиг. 2.

Множитель

Регистр множители

Накапливающий суннамор с JipedudtjmUH tocmutHUM Произведением

Hoboe частичное hp6utt tfanue / на fax одах групп злемгнтой И

3 t 1 1 о AI

О

Дешисрреторы - Pe.vue.mp множимою

0t t 1 о 1

0160 f{

«

5.

г.

Выходы 18,1$ Ьлоы 13

&шоды&.16 регистра 2

Вшоды f6,t7 petucntpo 2

6111

0100

в

ripou$t c)eHue