SU1247862A1 - Устройство дл делени чисел - Google Patents

Abstract

Изобретени е относитс  к области вычислительной техники и может быть приме.нено в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел. Целью изобретени   вл етс  повышение быстродействи  устройства за-счет сокращени  длительности такта формировани  К цифр частного. Устройство дл  делени  чисел содержит первый и второй регистры остатка, регистры делител  и,частного, блок делени  усеченньпс чисел, содержащий сумматор принудительного округлени  делител , первый и второй вычитатели, цервый и второй узлы делени  и коммутатор, блок умножени , первый, второй и третий вычитатели , коммутатор, узел коррекции частного и блок управлени , причем выходы разр дов первого регистра остатка соединены с входами уменьшаемого второго вычитател , входы вычитаемого которого соединены с выходами разр дов второго регистра остатка, выходы разности второго вычитател  соединены с входами уменьшаемого первого и третьего вычитателей, выходы разр дов регистра делител  соединены .с входами вычитаемого третьго вычитател  и с входами первой группы блока умножени , входы второй группы которого соединены с выходами комйута- тора блока делени  усеченных чисел, выходы первой и второй групп блока умножени  соединены с входами вычитаемого первой и второй групп первого вычитател  соответственно, вход данных устройства соединен с информационными входами регистра делител  и с информационными входами первой группы ком гутатора, информационные входы второй и третьей групп которого соединены с выходами разности первого и третьего вычитателей соответственно , выходы коммутатора соединены с информационными входами первого регистра остатка, информационные входы второго.регистра остатка соединены с выходами займа первого вычитател , выходы старших разр дов регистра делител  соединены с входами сумматора принудительного округлени  делител  блока делени  усеченных чисел, выходы сумматора принудительного округлени  делител  блока делени  усеченных чисел соединены с входами делител  первого и второго узлов делени  блока делени  усеченных чисел , входы делимого которых соединены с вьгходами первого и второго вы читателей блока делени  усеченньк чисел соответственно, входы уменьшаемого первого и второго вычитателей блока делени  усеченных чисел соединены с выходами старших разр дов первого регистра остатка, а их вхо Ю сл to 4; | 00 |а 1C

Description

ды вычитаемого соединены с выходами старших разр дов второго регистра ос татка, вьЬсоды первого и второго узлов делени  блока делени  усеченных чисел соединены с .информационными входами первой и второй групп коммутатора блока делени  усеченных чисел соответственно, выходы которого, за исключением старшего разр да, соИзобретение относитс  к вычислительной технике и может быть применено в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел,

Цель изобретени  - повьшение быстродействи .

На фиг. 1 приведена структурна  схема устройства дл  делени  чисел; на фиг. 2 - функциональна  схема пер вого вьгчитател ; на фиг. 3 - функциональна  схема узла коррекции частного при К 5; на фиг. 4 - функциональна  схема блока управлени .

Устройство содержит первьй ре- .гистр 1 остатка, второй регистр 2 остатка, регистр 3 делител , регистр 4 частного, блок 5 делени  усеченньк чисел, сумматор 6 принудительного округлени  делител  бло- ка 5 делени  усеченньк чисел, первый вычитатель 7 блока 5 делени  усеченных чис ел, второй вычитатель 8 блока 5 делени  усеченных чисел, первьй узел 9 делени  блока 5 делени  усеченных чисел, второй узел Ш делени  блока 5 делени  усеченных чисел , коммутатор 11 блока 5 делени  усеченных чисел,блок 12 умножени ,первый вычитатель 13, второй вычитатель 14, третий вычитатель 15,, коммутатор 16, узел 17 коррекции Частного, блок 18 управлени , вход 19 данных устройства , вход 20 синхронизации устройства выход 21 остатка устройства, вы- ход 22 частного устройства, шину 2.3 логической единицы, шину 24 логического нул , выходы 25 разр дов первого регистра 1 остатка, выходы 26 ст.арпшх разр дов первого регистра 11 остатка, выходы 27 разр дов второго

47862

единены с информационными входами первой группы узла коррекции частного , информационные входы второй группы которого соединены с выходами младших разр дов регистра частного, выходы узла коррекции частного соединены с информационными входами младших разр дов регистра частного. 2 з.п. ф-лы, 4 Щ1.

регистра 2 остатка, выходы 28 старших разр дов второго регистра 2 остатка , выходы 29 разр дов регистра 3 делител , выходы 30 старших разр дов регистра 3 делител , выходы 31 коммутатора I1 блока 5 делени  усеченных чисел, выходы 32 коммутатора 11 блока 5 делени  усеченных чисел за исключением его старшего разр да, выход 33 старшего разр да коммутатора- 11, выходы 34 разности второго вы- читател  14, выход 35 заема старшего третьего вьиитател  15, выходы 37 первой группы блока 12 жени , выходы 38 второй группы блока 12 умножени , выходы 39 разности первого вьгчитател  3, выходы 40 заема первого вьгчитател  13, выходы 41 младших разр дов регистра 4 частного, выходы 42 узла 17 коррекций частного, выходы 43-49 блока 18 управлени . Вычитатель 13 содержит одноразр дные двоичные вычитатели 50. Узел 17 содержит элемент НЕ 51, элементы И 52 и четырехразр дный двоичный сзгмма- тор 53. Блок 18 управлени  содержит счетчик 54, дешифратор 55, эле - менты И 56 и элементы ИЛИ 57.

Устройство дл  делени  чисел работает следующим образом.

Лусть в исходном состо нии счетчик 54 блока 18 обнулен, а.на входе 19 присутствует п-разр дный дво - ичный код делител  У. Тогда по первому синхроимпу 1ьсу на входе 20, на выходах 43 и 44 блока 18 формируютс  сигналы, по которым осуществл етс  запись делител  в регистр 3 и обнул ютс  регистры 1 и 2. По истечении действи  первого импульса на входе 20 счетчик 54 блока 18 переключаетс  в

состо ние 1, что, в свою очередь, приводит к цр влению сигнала логической 1 на выходе 45 блока 18. Так как в регистрах 1 и 2 хран тс  нулевые коды, то на выходах 31 бло- ка 5 формируетс  нулевой код k-разр дного частного, на выходе 36 вы- читатЁл  15 образуетс  сигнал логической 1, на выходах 39 и 40 вычи- тател  13 формируютс  нулевые коды. С .приходом второго импульса на вход 20 осуществл етс  запись с входа 19 п- разр дного кода делимого в регистр 1 нулевого кода заема вычитател  13 - в регистр 2, и нулевого кода частного в младшие разр ды регистра 4. По истечении действи  второго импульса на входе 20, счетчик 54 блока 18 переключаетс  в состо ние 2. На этом подготовительный этап, включающий два такта, заканчиваетс  и далее вы- полн -етс  собственно деление, в процессе которого за m тактов формируетс  m(k.-l ) + 1 двоичных цифр частного

Рассмотрим работу устройства в течение однрго 1-го такта (Uitm) формировани  t цифр частного. По значению старших разр до в текущего остатка , хранимого в регистрах 1 и 2 в двухр дном коде, и делител , храни- мого в регистре 3, на выходах узла 9 блока 5 формируетс  k двоичных цифр iacTHoro, в предположении, что при приведении двухр дного кода текущего остатка в однор дньй код образуетс  сигнал заема из младших разр дов остатка в старшие, а на выходах узла 10 блока 5 формируетс  1. двоичных цифр частного, в предположении, что при приведении двухр дного кода текущего остатка в однор дный код не образуетс  сигнал заема из младших разр дов остатка в старшие. Параллельно с работой блока 5 работает вычитатель 14 который преобразует двухр дный код текущего остатка в однор дный код.

По значению сигнала заема этого вычитател  14 осуществл етс  окончательное формирование К цифв частного на выходах блока 5. Если этот сигнал заема соответствует сигналу логической I, то в качестве k-разр дного частного в устройстве используетс  значение k цифр частного, образован- нь1х на выходах узла 9 блока 5, а ее- ли сигнал заема соответствует сигналу логического О, то в качестве k- разр дного частного в устройстве используетс  значение k цифр частного, сформированных на выходах узла 10 блока 5. Сформированное на выходах блока 5k -разр дное частное Z,-. поступает в узел 17 и одновременно подаетс  на входы второй группы бло- . ка 12, на выходах 37 и 38 которого образуетс  произведение У-Z- в двухр дном коде. На выходах 39 и 40 вычитател  13 формируетс  в двухр дном коде разность Y- 2,;, а на выходах вычитател  15 образуетс  разность rj Y значение те- кущего остатка, сформированное на выходах разности вычитател  14 в однор дном коде). Если разность, сформированна  на выходах вычитател  15, положительна, а старший разр д k-pas р дного частного, сформированного в блоке 5, равен нулю, то в i-м такте в качестве очередного остатка г

коммутатором 16 выбираетс  разность

It

т , Значение этой разности записываетс  в регистр I со сдвигом влево на (к-) разр дов, в та врем , как регистр 2 обнул етс . При этом в узле 17 образуетс  Скорректированное k-разр дное-частное s виде 1000 ...0 Во всех же других случа х в качестве очередного остатка выбираетс  разность Г , знач-ение которой в виде двух чисел записьшаетс  соответствующим образом со сдвигом влево на (k-1) разр дов в регистры I и 2. При этом в узле 17 сформированное на выходах блока 5 k -разр дное частное не корректируетс . Аналогичным образом работает устройство вовсех других тактах формировани  k -д воичных цифр частного.

Claims (3)

1. Формула изобретени 1 . Устройство дл  делени  чисел, содерзкащее первый регистр остатка, регистр делител , регистр частного, блок делени  усеченных чисел, содержащий сумматор принудительного округлени  делител  и первый узел делени  блок умножени , три вычитател , коммутатор , узел коррекции частного и блок управлени , причем вход данных устройства соединен с информационными входами регистра делител  и с информационными входами первой группы коммутатора, информационные з-коца второй и третьей группы которого соединены с выходами разности первого и третьего вычитателей соответствен

   НО, ВЫХОДЫ коммутатора соединены с информационными входами первого регистра остатка, выходы разр дов, которого соединены с входами уменьшаемого второго нычитател , вькоды разнос ти которого соединены с входами уменшаемого третьего вычитат.ел , выходы разр дов регистра делител  соединены с входами первой группы блока умножени , выходы старших разр дов регис ра делител  соединены с входами сумматора принудительного округлени  делител  блока делени  усеченных чисел , вход переноса сумматора принудительного округлени  делител  блока делени  усеченных чисел подключен к шине логической единицы, а выходы соединены с входами делител  первого узла делени  блока делени  усеченных чисел, выходы узла коррекции частног соединены с информационными входами младших разр дов регистра частного, выходы разр дов которого  вл ютс  выходом частного устройства, вход

   синхронизации устройства соединен с синхровходами регистра частного и .первого регистра остатка и с первым входом блока управлени , второй вход которого соединен с первым управл ющим входом узла коррекции частного и с выходом заема старшего разр да третьего вьгчитател , первый выход блока управлени  соединен с синхро- входом регистра делител  и с входом установки в нуль первого регистра остатка, второй, третий и четвертый выходы, блока управлени  соединены с первым, вторым и третьим управл ющими входами коммутатора соответственно , п тьй выход блока управлени   вл етс  выходом сигнализации окончани  делени  устройства, отличающеес  тем, что, с целью повышени  быстродействи , устройство содержит второй регистр остатка, блок делени  усечённых чисел содержит

   второй узел делени , два вычитател  и коммутатор, первый вычитатель устройства вьлтолнен как вычитатель с запоминанием заема, причем информационные входы второго регистра остатка соединены с выходами заема первого вьгчитател , выходы разр дов второго регистра-остатка соединены с входами вычитаемого второго вычитател , выходы разности которого  вл ютс  выходом остатка устройства, входы уменьшаемого первого вычитател  со

   5

   О

   5

   0

   5

   Q

   5

   0

   5

   единены с входами уменьшаемого третьего вычитател , выходы первой и второй групп блока умножени  соединены с входами вычитаемого первой и второй групп первого вьгчитател  соответственно , входы вычитаемого третьего вьгчитател  соединены с входами первой группы блока умножени , входы второй группы которого соединены с выходами коммутатора блока делени  усеченных чисел, входы уменьшаемого первого и второго вычитателей блока делени  усеченных чисел соединены с выходами старщих разр дов первого регистра остатка, входы вычитаемого первого и второго вычитателей блока делени  усеченных чисел соединены С выходами старших разр дов второго регистра остатка, входы заема первого и второго вычитателей блока делени  усеченных чисел подключены к шинам логической единицы и нул  соответственно , выходы первого и второго вычитателей блока делени  усеченных чисел соединены с входами делимого первого и второго узлов делени  блока делени  усеченных чисел соответственно , выходы которых соеди нены . с информационными входами первой и второй групп коммутатора блока делени  усеченных чисел соответственно, входы делител  второго узла делени  бло- , ка делени  усеченных чисел соединены .с входами делител  первого узла делени  блока делени  усеченных чисел, управл ющий вход коммутатора блока . делени  усеченных чисел соединен с выходом заема старшего разр да второго вычитател , выходы коммутатора блока делени  усеченных чисел, за исключением старшего разр да, соединены с информационными входами первой группы узла коррекции частного , информационные входы второй группы которого соединены с выходами младших разр дов регистра частного,

   синхровход второго регистра остатка соединен с синхровходом первого регистра остатка, выход старшего разр да коммутатора блока делени  усеченных чисел соединен с третьим входом блока управлени , шестой выход блока управлени  соединен с входом установки в ноль второго регистра остатка, седьмой выход блока управлени -соединен с вторым управл ющим входом узла коррекции частного.
2. 2, Устройство по п, 1, о т ли - чающеес  тем, что узел коррекции частного содержит (k-l) элементов И (где К - число одновременно формируемьк в такте цифр частного), элемент НЕ и (k-1)-разр дный сумма- . тор, причем первые входы элементов И соединены соответственно с информационными входами первой группы узла коррекции частного, а вторые -входы объединены и соединены с вторым управл ющим входом узла коррекции част- ного, первые входы разр дов сумматора соединены соответственно с информационными входами второй группы узла коррекции частного, второй вход младшего разр да сумматора соединен через э.лемент НЕ с первым управл ющим входом узла коррекции частного, а вторые входы оставшихс  разр дов сумматора подключены к шине логического нул , выходы элементов И и сумматора  вл ют с  выходами узла коррекции частного,
3. 3. Устройство по п. 1, о т л н ч а ю щ е е с   тем, что блок управлени  содержит счетчик, дешифратор, элементы И и ИЛИ, причем выходы счетчика соединены с входами дешифратора, пер- вьй выход дешифратора соединен с первыми входами первого элемента И и первого элемента ИЛИ, второй выход дешифратора соединен с инверсньп -входо третьего элемента И и . вл етс  вторы выходом блока управлени , третий выход дешифратора соединен с - первым входом- четвертого элемента И, первый и второй входы второго элемента ИЛИ. соединены с вторым и третьим входами блока управлени  соответственно, пр мой выход второго элемента 1ШИ соединен с пр мым входом третьего эле- мента И и  вл етс  седьмым выходом блока управлени , инверсный выход второго элемента ИШ1 соединен с вторым входом первого элемента ИЛИ- и  вл етс  четвертым выходом блока управлени , выход первого элемента ИЛИ соединен с первым входом второго элемента И, второй вход которого соединен с вторыми входами первого и четвертого элементов И, с входом счетчика и с первым входом блока управлени , выходы первого, второго и третьего элементов И  вл ютс  цервым шестым и третьим выходами блока управлени  соответственно, выход четвертого элемента И соединен с входом установки в ноль счетчика и  вл етс  п тым выходом- блока управ- лени .

   м

   Вразр дЬ1 реги t ocmHoso

   n-SiM-f/kf -i/

   П-7

   J

   Цжж

   1

   П-7

   77

   Фиг.З

   47 i

   4}

   о«

   Составитель А. Клюев Редактор И. Сегл ник Техред М.Ходанич

   Заказ 4126/48 Тираж 671Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   Корректор Л.- Пилипенко